VHDL pamati jautājumu

[alexz]

Vai ir veids, kā noteikt vienu bitu no std_logic_vector?

kaut ko līdzīgu, ka:

myport: inout std_logic_vector (15 downto 0);

define mybit myport (0);

tagad es varētu izmantot "mybit", nevis myport (0).

Arī to, kas ir veids, kā to, ka ar gramatisko numurus?
define aaa 15
vai
define BBB "1"

 

[keano]

alexz rakstīja:

Vai ir veids, kā noteikt vienu bitu no std_logic_vector?kaut ko līdzīgu, ka:myport: inout std_logic_vector (15 downto 0);define mybit myport (0);tagad es varētu izmantot "mybit", nevis myport (0).

 

[kumar_eee]

Es domāju, ka u nevar noteikt vienu bitu no ur ostas deklarācijas ....Par gramatisko nmbrs, u var izmantot konstantes ....kas ir līdzīgs parametru Verilogeg

Piemēram:
pastāvīga unit_delay: Laiks: = 1 ns;

 

[alexz]

Es domāju, ka esmu atradis veidu, kā to dara ...

Tas ir ALIAS

SIGNAL myarray: std_logic_vector (31 downto 0);
ALIAS mybit: std_logic ir CANdataIn (0);mybit var izmantot kā LSB mazliet myarray

 

[nee_naresh04]

Vai ir veids, kā noteikt vienu bitu no std_logic_vector?
kaut ko līdzīgu, ka:
myport: inout std_logic_vector (15 downto 0);Jā, es domāju, ka tā iespējama, ja u definēt kā

myport: inout std_logic_vector (0 downto 0);

jo gadījumā, ja xilinx CAD rīku, mēs varam noteikt kā šis ...

 

[alexz]

nee_naresh04 rakstīja:Vai ir veids, kā noteikt vienu bitu no std_logic_vector?

kaut ko līdzīgu, ka:

myport: inout std_logic_vector (15 downto 0);Jā, es domāju, ka tā iespējama, ja u definēt kāmyport: inout std_logic_vector (0 downto 0);jo gadījumā, ja xilinx CAD rīku, mēs varam noteikt kā šis ...

 

[nee_naresh04]

myport: inout std_logic_vector (0 downto 0);Es domāju, ka iepriekš minēto deklarāciju, var izmantot .. tikai pārbaudīt reizi .. Es neesmu pārliecināts ...