Verilog uz izkārtojumu?

[FLEXcertifydll]

Atsauces digitālo pamatprasmju IC dizains tekstu, kas ir standarta sākas tāpat kā "Hello pasaule!" Bet tas papildinātāja ir daudz izkārtojuma risinājumus, balstoties uz dažādām aprēķina ātrumu.

 

[rebel]

izmanto bc kā izvēlēties līnijas 04:01 mux caur vai "vai 0.

 

[hung_wai_ming@hotmail.com]

Jums ir nepieciešams sintēzes bibliotēkas, lai ģenerētu RTL, ka u ir, un izmanto dizainu kompilatoru komerciāliem mērķiem. Jūsu Vienkāršākajā gadījumā, tikai izmantot shematisks uztveršanas un izdarīt to uz leju, ir pietiekami labs

 

[andy2000a]

sen, siliconComplier var darīt .. daudzu gadu atpakaļ, Cadence sinerģiju var lasīt Verilog pārvērst to GDS .. Es domāju, viņiem ir vajadzīga vienības rīks var konvertēt ieejas līmenī ==> GDS .. projektēšanas sīkšūnu izmantot citu, ir kādi rīks var Spice -> GDS? kā OPA shēmas ==> GDS izkārtojumu. I use google atrast kādu rīku, ko sauc "PLL sastādītājs" var sintēzi GDS PLL struktūra

 

[daf]

daudz eda rīku var darīt, bet ne pilnīga konversija, jums vēl ir jādara dažas rediģēšanas. Pasūtījuma instrumenti, parasti tas var palīdzēt jums ģenerēt ierīcēm, izmantojot pcell (ja jūs izmantojat ritma instrumenti), tad jums ir jādara pasūtījuma maršrutu vai autorouter par maiņu. Digitālo rīku jūsu vajadzībām standarta šūnu, tad jums ir auto maršrutu maiņu.

 

[adscrz]

> Jūs arī varat izmantot kadence iC5 vidi darīt to pašu. Kas rīki iC5 darīt šo darbu?

 

[dreamscome]

magama rīki var darīt

 

[clj023]

SE varētu darīt to, kas iekļauts ritms programmatūru.

 

[dr.farnsworth]

Čau, Man ir ļoti konkrētu jautājumu, kas saistīti ar plūsmas loģikas sintēze (Design kompilatora) -> izkārtojums paaudzes (Encounter) .. kā pārsūtīt projekta sintezēts dizaina kompilators, lai izkārtojumu paaudzes rīku saskarties .. kādi ir datnes to darīt? Attiecībā, Dr.farnsworth