Verilog uz izkārtojumu?

[ilker]

im jauns, lai CMOS dizains un man ir projekts par īstenošanu F = a'cb + ab'c + abc "funkciju. Vai jūs zināt kādu instrumentu, kas ģenerē izkārtojumu no garšvielu netlist vai Verilog kodu? thanks a lot.

 

[jimjim2k]

Hi Viena atbilde jums ir šeit: 1. h ** p: / / www.microwind.org/ 2. h ** p: / / intrage.insa-toulouse.fr / ~ etienne/microwind/mw03_book1.zip 3. h ** p: / / intrage.insa-toulouse.fr / ~ etienne/microwind/dsch03_book1.zip * -> t tnx

 

[ldhung]

Es domāju, ka Microwind rada SPICE netlists no izkārtojumu, nevis rada izkārtojumu SPICE netlists. Es esmu ļoti pievēršot uzmanību, lai radītu izkārtojumu no Verilog, es esmu konstatējusi, ka līdzekļi. Bet, jākonvertē Verilog, lai netlist (EDIF), tad, izmantojot izkārtojuma uz vietu un maršrutu

 

[rakko]

Ja jums ir pieejams comercial rīkus, piemēram, synopsys, jūs varat izmantot synopsys dizaina kompilatora sintezēt savu vienādojumu netlist un pēc tam izlasiet to synopsys Astro izkārtojumu instrumentu un darīt quich vietu un maršrutu. Vienkāršu dizainu jums nav jāuztraucas par pulksteņiem un signāla integritāti. nekas nevar noiet greizi. Jūs arī varat izmantot kadence iC5 vidi darīt to pašu. Ja šis vienādojums ir visas jūsu konstrukcijas, tad es iesaku youcreate netlist ar roku, izmantojot vārtiem no jūsu mīļākie pārdevēja bibliotēku un izmantot bezmaksas izkārtojuma rīkiem, piemēram, ledit izdarīt vārtiem uz izkārtojumu.

 

[zysmith]

u var izmēģināt L-edit, ja darba pc

 

[Kaleem]

Es domāju, ka XILINX ISE var darīt savu darbu.

 

[Kaleem]

Jūs varat saņemt to no Xilinix mājas lapā. ISE ir dažādas versijas, no kuriem ISE webpack ir avilable bezmaksas donwload bet jums būs vispirms jāreģistrējas par to. Saite uz ISE ir http://www.xilinx.com/products/design_resources/design_tool/index.htm un ISE webpack tas ir http://www.xilinx.com/ xlnx / xebi...I & sSecondaryNavPick = Design + Instrumenti

 

[rprince006]

I dont zināt, kāpēc jūs vēlaties, lai radītu izkārtojumu no spice netlist. Parastās konstrukcijas plūsmai analogās dizainparaugu vai par pilnu individuāls dizains ir aptuveni šāda: 1) dizains loģika / shēma savam projektam. 1) izdarīt izkārtojumu, izmantojot Candence instrumentu vai citu comercial līdzekļus, vai pat bez maksas izkārtojuma rīkiem (jūs varat meklēt tos tiešsaistē par jūsu vienkāršs projekts!). 2) izrakstu spice netlist no jūsu izkārtojumu, un tie daži analīzi. 3) parakstīšana savu dizainu, ja izpildīti atgriezieties pie 1 vai 2 attiecīgi, ja nav.

 

[Kulprashant]

Hi, izmanto Cadence SoC Encounter instruments, lai radītu izkārtojumu no Verilog kodu. par sīki iet cauri lietošanas pamācību un sintēzes lietošanai PKS instruments, kas ir inbuilt ar Encounter, jo sastopas nenotiks tieši Verilog kodu, vispirms sintēzes kodu, tad arī tā nokļūt. Prashant

 

[eddsos]

Ir daudzi instrumenti sintēzei. Bet es nesaprotu, kāpēc analogās dizainera tās ir vajadzīgas? Ja Jūs nevarat izlasīt vai projekta shematisks tieši, kā jūs varat būt analog Desinger?

 

[soccer]

Es domāju, ka sysnopsys fiziskās kompilatoru var darīt to you. gada konfigurēts macrocells plānojums var redzēt uz XILINX ISE.

 

[Kulprashant]

hi, labāks risinājums ir uz XILINX ise jūs varat saņemt to novērtējums versija no interneta. attiecībā, KUL.

 

[umairsiddiqui]

daži linux instrumenti ....( nevar iespējai pārbaudīt to): cry:: cry: rādīt Win32 http://cas.et.tudelft.nl/software/ocean/ un octtools UCB http://embedded.eecs.berkeley.edu/pubs/downloads/octtools/index.htm ptolemyII UCB http://ptolemy.eecs.berkeley.edu/ptolemyII/ varētu būt noderīgi jūsu loģiku sintēzes problēmas (ja pastāv iestāde, izmantojot šo programmatūru dalīties ar jūsu experiance) ir arī pastāv kādi citi atvērtā koda risinājumi, lai šo problēmu !!!!!!!!!!! Turklāt GNU Electric 7 (C valodā), satur silīcija kompilators - pārveido vhdl lai izkārtojumu

 

[kasilak]

Iet uz zemāk saiti un reģistrēties urself lejupielādēt "Libero" http://interact.actel.com/registration/enter_email.cgi?p=90 Lietotājam draudzīga programmatūra. Ja u ir Verilog kodu, tas viegli konvertēt izkārtojuma, izmantojot izvēlnes. Jus pētījums lietošanas pamācību un mēģiniet urself. -Kasi

 

[twotoo]

... Izmantojot standarta izkārtojumu šūnas, lai izveidotu savu projektu var būt laba pieeja, jo tas ir pārāk vienkārši īstenojama.

 

[justin999]

Es atceros, kadence ir rīks var radīt izkārtojumu

 

[amaccormack]

Tas izskatās kā mājasdarbu veikšanai. Kāpēc jums ir nepieciešams veikt dažas izkārtojumu? Kādu tehnoloģiju Jūs uzmanības centrā? Tas ir vajadzēja būt vingrinājumu sintēze, rokas izkārtojumu standarta šūnu, tranzistors šķirošanu pēc izmēra, vai kas? Varbūt jums ir nepieciešams, lai noskaidrotu, ko mācību mērķus ir šeit. Tik mazu piemēru, protams, nebūs mācīt, kā parastā digitālā dizaina plūsmu reālajā pasaulē darbu.

 

[pamulurureddy]

ithink magama plūsma no RTL GDS2

 

[soccer]

XILINX ISE vai altera max-plus

 

[optor]

Pamata EAA dizaina plūsmu no jebkuras EDA vai mūsdienu ASIC grāmatas var pateikt metodi.