stūris lietā Verilog kods .........

[sareene]

Hi Ikvienam, šādu nelielu Verilog kods, kas zem modeļi flip-flop ar asinhrono noteikt / reset loģika (aktīvās zems).Modelis synthesizes pareizi, bet ir stūrītis, ja modelēšanas rezultāti ir nepareizi.Kas ir stūra gadījumā?always_ff @ (posedge CLK
vai negedge rst_n / / aktīvā zemu atiestatīšanas
vai negedge set_n / / aktīvi zems, kas
)
if (ir! rst_n) / / reset prioritāte, kas
q_out <= 0; / / reset visi biti uz nulli
cits ja (! set_n)
q_out <= 1; / /, kas visu bitiem uz vienu
vēl
q_out <= data_in; / / d ievade piešķiršana

 

[dcreddy1980]

Paskaties, kad jūs aizstāvēt noteikt un atjaunot signālu attiecībā uz pulksteni, Tā kā šiem diviem ir asinhronas signālu, tie, šķiet, darba fine ar RTL kodu, bet jums var saskarties ar problēmām ieejas līmenī simulācijas pēc bloks tiek sintezēts.

 

[ljxpjpjljx]

jā, jums būtu jāapsver sintēzes procesā!

 

[jaydip]

Ko aparatūru jūs izkļūt no šis kods?Drīkst jums bija plānots radīt kritiens.Bet es baidos, ka šis kodekss dos jums kritiens ....

 

[ankurgupta74]

set-reset prioritāte ir atkarīga lib.ur izmanto.