qu (at) rtus | | Problēmas

[Max]

Man ir izveidot 2 VHDL failus vienā projektā.
Kamēr es simmulate pirmā faila katra lieta ir OK,
bet, kad es modelētu otrais fails programmatūra vienmēr būs atpakaļ, lai modelētu pirmo failu.

Kā noteikt, ja vēlaties, lai modelētu otrajā datnē (Ar qu (at) rtus | |).

 

[ikru26]

noteikts otrajā datnē augstākā līmeņa moduli, kā pirmais, kad jūs sastādīt otro reizi