Post-izkārtojuma simulācijas - Glitching Problēmas

[nanavaras6284]

Es esmu students strādā pie Digitālās IC dizains.

Man ir pabeigts dizaina izkārtojumu, izmantojot SOC sastopas un rada Verilog un sdf failu no izkārtojuma dizains.

Kad es centos modelētu šo ziņu, izkārtojums netlist ar NCVerilog, es redzu Glitching troksnis pie izejas.Lūdzu, skatiet pievienoto screenshot no glitches, kas notiek tieši tajā laikā, pieaug malā vai kurām malas signālus.

Pre-izkārtojums simulācijas didnot parādīt šo problēmu.

Var apmēram vienu man palīdzēt, kas jādara, lai atrisinātu šo jautājumu.
Atvainojiet, bet jums ir nepieciešams pieteikumvārds, lai skatītu šo arestu

 

[RBB]

Reģistrēties izejas ar kritiens.

 

[nanavaras6284]

Hi RBB,
Paldies par atbildi.
Bet man jau ir flip-flops pie izejas.

Kā u var redzēt no ekrāna-shot, digitālo dati "audio_in [7] audio_in [0] ir ļoti ietekmēta.
Kopā analog paraugu un turiet signāla (kā dispalyed ar NCVerilog) "audio_in [07:00]", kas liecina glitches.

Es esmu guessing tas notiek sakarā ar ceļu kavēšanās starp ciparu signālu.Tas ir minējums ir labi?Vai ir kāds PROFILAKSE ar šo problēmu?

 

[rama_bing]

kas par pulksteni šķībs ir kritiens izejvielas?
ja flops ir iegūt pulksteni dažādos laika gadījumos rezultāti no flops mainās arī dažādos laika gadījumos (kas var izraisīt glitch)
Lūdzu, izlabojiet mani, ja es esmu nepareizi ..

 

[nanavaras6284]

Paldies par ieteikumu.

Es esmu darījis Pulkstenis koku sintēzi, kas rūpējas par pulksteni šķībs problēmu.
Bet es pārbaudīt šo vēlreiz.

Es centīšos samazināt savu Maksimālais greizā vērtību un atjaunināt jūsu rezultātus.

 

[AdvaRes]

Hi,

Man ir šaubas kaut ko.
Vai jūs, lūdzu pastāstīt mums, kas ir process, tehnoloģija jūs izmantojāt un ekspluatācijas biežumu?

 

[nanavaras6284]

Pārliecināts.
Es lietoju 0.35um tehnoloģiju, izmantojot AMS Hit-Kit V4.00.
Darba frekvence ir tikai 1,536 MHz maksimālais šajā dizainā.

 

[AdvaRes]

"Tā kā u var redzēt no ekrāna-shot, digitālo dati" audio_in [7] audio_in [0] ir ļoti ietekmēta.
Kopā analog paraugu un turiet signāla (kā dispalyed ar NCVerilog) "audio_in [07:00]", kas liecina glitches "

I dont redzēt jebkurš glitches, kas audio_in [07:00].Vai jūs, lūdzu, norādiet vienu glitch.Vai arī jūs ir analogais signāls attēlā?
Kā jums iegūt?

 

[nanavaras6284]

Oh.
Ļaujiet man nodot šo pareizi.
Man vajag savu produkciju par līdzīgiem audio_in [07:00].
Bet es esmu kļūst kaut kas līdzīgs audio_in_nopad [07:00], kas liecina glitches.

Es esmu parādot ciparu datu kopnes kā analog paraugu un turiet signālu NCverilog, ja tas ir tas, ko tu saprot ar "Kā jums, ka?"

 

[AdvaRes]

Vai jūs, lūdzu gredzena attēlu vienā glitche?

Vai jums, izmantojot pulksteni selekcijas?

 

[nanavaras6284]

Jā, lūdzu pievienoto ekrāna-shot ar glitches atzīmēti ar sarkanu apli.
Tā notiek everytime kāds no bitu slēdži.

Es neesmu, izmantojot pulksteni selekcijas.
Atvainojiet, bet jums ir nepieciešams pieteikumvārds, lai skatītu šo arestu

 

[AdvaRes]

Labi, es redzu.Man ir šaubas izplatīšanās kavējuma.
Kā jūs iegūt šo signālu?

 

[nanavaras6284]

Mans dizains ir Digital Filter banka, kas notiek ar audio signālu un atdala ka dažādās frekvenču joslās.Signāli tam papildināts.Produkcijā man ir parādījuši pastiprināšanas koeficients ir viens visās joslās.

Pastiprina signālu tam apvieno, lai iegūtu produkciju.Šeit kā pieaugums ir viens, ieejas un izejas ir jābūt vienādam.

Vai šī atbilde uz jūsu jautājumu par Kā es varu saņemt signālu?

 

[FVM]

Es piekrītu AdvaRes, ka jūsu tā sauktās glitches visticamāk simulācija senlietas, ko rada neatbilstoša noformējuma
no izejas datiem.Būtībā, paralēli izejas datus nevar analizēt, neņemot atbilstošajos paraugu ņemšanas pulksteni.Jums nav nekādu
pulksteni.Bet to var skaidri redzēt, ka "glitches" ir mazāks par izvades vārds likmi.

Augstākas izšķirtspējas detalizēti apskatīt parādītu šo precīzāk.

Simulācijas nolūkos, varat pievienot analog S / H funkciju.Par reālu ķēdes, jūsu D / A ķēde jāspēj reproducēt
izejas dati bez glitches.Taču šī problēma nav sakara ar ciparu loģiku uzvedību.

 

[nanavaras6284]

oh ok.Es saprotu tagad.
Paldies visiem, lai atbildētu uz maniem jautājumiem.

Mana ierīce nav D / A vai A / D ķēde.
Mana ieejas un izejas ir gan ciparu.Es NCVerilog vilnim skatītājs logu parādīt autobuss kā "analog paraugu un turiet" signālu.