Kā samazināt maršrutu kavēšanās?

H

hfly47

Guest
Hi,

Es tikai met setup pārkāpums, kurā maršrutā kavēšanās bija vairāk nekā 90% no kopējā datu ceļš kavēšanās?Kā to samazināt?

PS: ierīce es mēdzu ir Virtex-5.

 
Jums ir nepieciešams, lai izmantotu ierobežojumus un mēģināt palielināt skaitu cauruļvadu reģistros.
Jūs varat mēģināt redzēt jūsu problēma FPGA redaktors vai PlanAhead, un tas dos jūsu ideju.

 
asjohnas rakstīja:

Jums ir nepieciešams, lai izmantotu ierobežojumus un mēģināt palielināt skaitu cauruļvadu reģistros.

Jūs varat mēģināt redzēt jūsu problēma FPGA redaktors vai PlanAhead, un tas dos jūsu ideju.
 
Hi,
Šī problēma nav miers par kūka.Es saku, ka tāpēc theoritical risinājumi ir pārāk daudz, bet to piemērošanas nav tik vienkārši.Es to izmēģināju sevi, bet es esmu joprojām cieš no šīs problēmas.Tomēr, I'll dalīties ar Jums dažus risinājumus.
1 - Parūpējies par clocking infra struktūru.Izmantot pulksteni pasaulē buferi ilgi maršrutos.
2 - Izvairieties no nepilnīga, ja pārskati
3 - Noņemiet sintēze brīdinājumi, kā jūs varat
4 - vissvarīgākais, ir sadalīt savu dizainu, izmantojot floorplanning.

ja Jums ir nepieciešams vairāk informāciju par iepriekšminētajiem risinājumiem, lūdzu, atbildiet man, jo, kā jau teicu iepriekš, joprojām cieš no jūsu problēmu!

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smaids" border="0" />Best wishes,
Sameh Yassin

 
Vai esat mēģinājuši izmantojot ierobežojumus UCF failu ...tas strādāja par mani ...

 
bapodradhairyab rakstīja:

Vai esat mēģinājuši izmantojot ierobežojumus UCF failu ...
tas strādāja par mani ...
 
kas kādreiz signālus šādus kritiskos ceļu vai signālu jūs saskaras problēmas, varat izmantot laika ierobežojums.Es neatceros precīzi, kā to izmantot, bet, jūs varat piešķirt kavējumi, piemēram, daudzkombināciju loģiku jānonāk līdz raj ieguldījumu, jo īpaši daudz laika ...veida ierobežojumi ir tur ...Jums uzzināt, sintakse, kā es dont atcerēties to ...

 

Welcome to EDABoard.com

Sponsor

Back
Top