Kā difine dažādiem pavairošana kavējumiem, izmantojot Verilog

[ken_cn]

Hi,
Es gribu, lai NAND vārtiem, izmantojot Verilog.Ir nepieciešams būt 3 dažādu pavairošanas kavējumi 3 dažādos apstākļos.Un tā ir jāizvēlas viens no izplatīšanās kavējuma saskaņā ar nosacījumu simulācijas.
kā es varu darīt?
Paldies!

Ken

 

[wadaye]

Hi ken_cn,

Mēģiniet šo:

##################################################
`Grafiks 1ps/1ps

modulis 3_con_nand (
in0,
in1,
Con,
kas
);

parametru con_0_delay = 1, / / Jūs varat izmainīt šo vērtību vēlaties
con_0_delay = 2,
con_0_delay = 3;

ieejas in0;
ieejas in1;
ievade [01:00] con;

izejas laikā;

vienmēr @ (con vai in0 vai in1)
gadījumā (con)
2'b00:
kas = # con_0_delay ~ (in0 & in1);
2'b00:
kas = # con_1_delay ~ (in0 & in1);
noklusējuma:
kas = # con_2_delay ~ (in0 & in1);

endmodule

#############################################

 

[ken_cn]

Liels paldies.

 

[ken_cn]

Paldies Wadaye.
Bet tas var papildināt viena ievade pin manā simbolu.Man nepatīk mainīt simbolu.
Counld es definēt "con" kā globālu mainīgo?Vai jūs varētu man palīdzēt?Thnak jums ļoti daudz.

Ken

 

[jnanabindu]

Hi,

Lūdzu, ņemiet vērā, ka "# kavēšanās" var izmantot tikai modelēšanu un nevis sintēzes

 

[ken_cn]

paldies
Es tikai izmantot simulation.how es varu darīt?