jautājums par noteiktu sistēmu ātrums

[mr_byte31]

Hi all
Man ir maz jautājums par noteiktu sistēmu ātrums (takts frekvenci)
Tagad man ir beidzis savu AES sistēmas
I wrote visas sistēmas Verilog un tad es sintezētas to, izmantojot Synopsys Design Compiler un izmanto TSMC 90nm
tagad es vēlos zināt, max takts frekvenci, ka man vajadzētu izmantot tā, ka sistēma var darboties bez jebkādiem pārkāpumiem (setup laikā uzbrukums laiks ,..........)

 

[vlsichipdesigner]

hi,

mans 2cents,

Kāds ir garākais kritisks ceļu jūsu dizains, ir cik posmi loģika esat ceļā, tas jums būs zināt, kas RTL.

ck -> Q kavējuma uzstādīšanas laiks kritiens setup starpība loģika līmeņi (kavēšanās) <pulksteni periodu.

Dodiet darbojas, pamatojoties uz novērtējumu jūsu pulksteni freq.

myprayers,

chip dizains, kas viegli

http://www.vlsichipdesign.com

 

[mr_byte31]

nav kāds lieta, rīks, kas var novērtēt pulksteni ātrums?

 

[Syswip]

Hi mr_byte31,

DC nevar novērtēt jebkuru laiku bez darba sintēze.Es nedomāju, ka DC ir celta iespējas ļaut darboties sintēze, kamēr Jums būs max frekvenci.Jums vajadzētu rakstīt DC skriptus par to.

Kas jums pulksteni perioda (tas var būt nereāla, lai pirmo reizi) skaitīt sintēzes pārbaudīt laika pārkāpumiem.Tagad jūs varat iestatīt reālistisku pulksteņa laiku.

Bests,
http://syswip.com/

 

[mr_byte31]

Es domāju, ka pēc sintēze ir viegli līdzeklis, lai aprēķinātu takts frekvenci
Es zinu, tas var iegūt kritisko ceļu
tad kāpēc ne to nevar aprēķināt takts frekvenci
Es domāju, ka mentors precizitāti var iegūt max biežums pēc sintēzes

 

[Syswip]

Hi mr_byte31,

Es nezinu par "mentors precizitāte", bet DC jums vajadzētu palaist apkopošanu vairākas reizes, lai novērtētu max frekvenci.

Jūs arī varat noteikt ļoti augstas frekvences un pēc tās apkopošanas atrast garāko grafiku ceļu, lai novērtētu max pulksteni.Bet tas nav ieteicams.DC neiesaka vairāk nekā ierobežojums dizains vairāk nekā 10%.

Jūsu gadījumā (AES kodols), jūs varat set500 - 550 MHz pulksteni kā sākumpunktu.

Bests,
Syswip