IP serdeņiem aizsardzība

[xstal]

Hi all,

Es būtu ļoti pateicīgs ikvienam, kas var mest gaismu uz šo
tēmu.Kā mēs aizsargājam Verilog / VHDL IP?Nozīme, mēs nevēlamies, lai dotu
avota kodu, lai mūsu klientiem

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smaids" border="0" />Vai ir standarta bināro formātu, uz kuru mēs varētu pārvērst?Tas ir
standarta formātā, kas saderīgs ar citiem simulatori?Kā citi
uzņēmumi rīkoties ar šo?Ir kāda brīva galda pieejami, lai veiktu
šo?Lūdzu, iedodiet man visas rada iespējas šajā jautājumā.

Paldies un uz

 

[dunets]

Hi!

Tagad tas nav iespējams, lai aizsargātu jūsu IP (VHDL, Verilog), bet tas būs drīz: http://www.eetimes.com/news/design/showArticle.jhtml; jsessionid = BI1VEFINQRYC4QSNDLPSKHSCJUNN2JVN? ArticleID = 193105394

 

[Sigma | Se]

Hi, ja jūs nevēlaties, lai dotu ABL pirmkodu savam klientam, tikai vienkārši nedod viņiem.

Ja jums dikti baidījās, ka kāds būs atšifrēt jūsu IP no FPGA ierīces bitu plūsmas un var Jums vajadzētu apskatīt šo saiti, Altera nav pielikušas pūles, lai šo jautājumu.

http://www.altera.com/products/devices/stratix2/features/security/st2-security.html

 

[teja321]

Cik patiesībā xilinx un Altera puiši aizsargātu to serdeņiem.Vai ir kāds, ka informācija par?

 

[whicun]

Jūs varat kompilators savu ABL avota kodu EDIF.
EDIF faila formāts jāatzīst daudzi EDA instrumenti.

 

[the_penetrator]

Gaidāmajā Accellera VHDL 2006 (versija 3.0) standartu, būs iespējams, lai šifrētu (ar triple-DES vismaz es domāju) īpašām daļas avota kodu (atzīmēts ar meta-komentāriem).

the_penetrator