FPGA priekšrocība 7,2, modelsim ar systemC

[mr_byte31]

hi visiem
Man ir FPGA priekšrocība 7,2
Es gribu, lai modelētu systemC modulis
Kā es varu modelētu to modelsim
Šeit ir kods, es vēlos, lai modelētu
Quote:

/ /

/ / Izveidoja:

/ / Pēc - Ahmed.UNKNOWN (Ahmed)

/ / At - 02:39:23 26/12/2008

/ /

/ / Izmantojot Mentor Graphics ABL Designer (TM) 2005,3 (Build 75)

/ /

# Ietvert <systemc.h>

SC_MODULE (new_top)

(

sc_signal <bool> reset;

counter_top top;

sc_clock CLK;

par spēkā neesošu sc_main_body ();

SC_CTOR (new_top)

: Reset ("reset"),

top ("no augšas")

CLK ("CLK", 10, SC_NS, 0,5, 0,0, SC_NS, viltus)

(

top.reset (reset);

SC_THREAD (sc_main_body);

)

);

par spēkā neesošu

new_top: sc_main_body ()

(

reset.write (1);

pagaidīt (5 SC_NS);

reset.write (0);

jāgaida (100, SC_NS);

reset.write (1);

pagaidīt (5 SC_NS);

reset.write (0);

jāgaida (100, SC_NS);

)

SC_MODULE_EXPORT (new_top);