FPGA max frekvence jautājumu

[tariq786]

Hi,
Man ir sintezētas dizains FPGA.Saskaņā ar kopsavilkuma pārskatu, tā būtu braukt ar ātrumu 200 MHz.After vietu un maršrutu, kad man post vieta un maršruts (P & R), simulācija ar muguras anotāciju, tad diez vai iet pie 50 MHz (20ns) vai (# 10 CLK = ~ CLK )

Tātad, es varu droši teikt, ka 60 MHz ir taisnība frekvence konstrukcijas vai man vajadzētu pieturēties pie sintēzi tāmi.

Turklāt ar laiku ierobežojumi, piemēram, laika ierobežojums ir 10ns, P & R nav sūdzēties (tas faktiski saka, tā ir izpildījusi ierobežojums).Bet, kad man pēc P & R simulācija ar muguras anotāciju, man 50 MHz vai 20ns.

Tas ir grūti izprotams mani.Vai kāds mest gaismu no viņa / viņas pieredzi?

 

[RBB]

Jums vajadzētu mēģināt saprast, kāpēc simulācijas (-iem) un STA laiku netiek saskaņo labāk.

 

[tariq786]

Ideālā gadījumā tiem būtu jāatbilst.I dont zināt, kāpēc tie netiek saskaņoti.Vienīgais, ka viens ir statisks, un otrs ir dinamisks.

Jebkura mājieni vai šautru??

 

[RBB]

Kāds laiks ceļš ir specifcally neievēro simulācijas?
Ziņo, ka laika ceļa STA noteikt, kur neatbilstības ir.

 

[Malek Lamari]

Hi,
kopsavilkuma pārskatā norāda max iespējamo frekvenci.
Neaizmirstiet, ka jūsu klāja atskaites pulkstenis ir 50Mhz (kristāls osci)
bet tas iet nepareizu, ja jūs izmantojat frekvences reizinātājs (PLL ..)
tā ir, pārliecinieties, ka pārskata pulksteni izmanto.