S
sp
Guest
i rakstīt VHDL CLK plaisu kodu ...un i HAV šaubas par to ...ceru, ka kāds var man palīdzēt ...
mans jautājums ir kā tht ....kods ir sekot ...Kods:
bibliotēkas IEEE;
izmantot ieee.std_logic_1164.all;vienība clk_div ir
vispārīgu (N: pozitīvs: = 2);
osta
(Fast_clk, reset: ar std_logic;
slow_clk: buferis std_logic
);
beigās clk_div;arhitektūra uzvedības un clk_div ir
sākt
process (reset, fast_clk)
mainīgs skaits: dabas;
sākt
ja reset = "1", tad
skaits: = 0;
slow_clk <= '0 ';
elsif rising_edge (fast_clk), tad
skaits: = skaits 1;
ja skaits = N tad
slow_clk <= nav slow_clk;
skaits: = 0;
beidzas, ja;
beidzas, ja;
gala procesa;
beigās uzvedības;
mans jautājums ir kā tht ....kods ir sekot ...Kods:
bibliotēkas IEEE;
izmantot ieee.std_logic_1164.all;vienība clk_div ir
vispārīgu (N: pozitīvs: = 2);
osta
(Fast_clk, reset: ar std_logic;
slow_clk: buferis std_logic
);
beigās clk_div;arhitektūra uzvedības un clk_div ir
sākt
process (reset, fast_clk)
mainīgs skaits: dabas;
sākt
ja reset = "1", tad
skaits: = 0;
slow_clk <= '0 ';
elsif rising_edge (fast_clk), tad
skaits: = skaits 1;
ja skaits = N tad
slow_clk <= nav slow_clk;
skaits: = 0;
beidzas, ja;
beidzas, ja;
gala procesa;
beigās uzvedības;