Cadence Modelēšana: Palīdzība Nepiecie

[sankudey]

Hi,
Kaut kas imitē ir Cadence Analog Design vidi, Es saskaros ar šādu problēmu.Any help būtu liels ieguvums.
------------
Problēma Apraksts: tranzistoru skaits ir apm.5000 (7 bitu ADC), par ķēdes es vēlos, lai modelētu ar spoks.Man bija "pārejas" simulācijas (TRAN) no analog projektēšanas vide laiku ~ 525ns kamēr darbojas pulkstenis / signāls ir ~ 2.5GHz.Simulācijas ir pabeigta "successfilly", bet izejas rāda, ka līdz pat tikai 114.9ns rezultāti ir OK, taču pēc visu sprieguma un strāvas signāli ir taisne, un kam atkritumus vērtību.
Lūdzu padomu man par to pašu.
----------

Pateicību, gaidot
sankudey

 

[BigBoss]

Vai esat pārbaudījis izvades opcijas? Jo, ja visi rezultāti tiek saglabāti, rezultātu failu var eksplodēt un atpūtas laika var šķita tukša ..

Saglabāt tikai mezgli un straumes, ka esat iepatiksies.

Tā var būt arī atmiņas problēma ..

 

[sankudey]

Hi,
Esmu mēģinājis no izvēles u ir ierosināts.Izskaidrot tā nedaudz vairāk .... man šķiet, problēmu atmiņas.Bet noteikti problēma ir nevis no RAM un cietā diska.Tā kā šis.

Par īpašu sarežģītību (piemēram tarnsistor skaits 2000 ~) neatkarīgi būt risinājums ir derīgs zonā rezultāts ir pats un visos gadījumos tran.tran (izejas datu fails) ir ar vienāda izmēra (~ 1GB).Bet RAM ir 4GB un cieto disku pieejams simulācijas ir 70GB.
Tagad, kad sarežģītības got palielinājās (tranzistoru skaits ~ 4000) derīga zona nāk uz leju ar tran.tran izmērs ~ 2GB visiem gadījumiem.

No iepriekš minētā lieta, ko es varu secināt, ir tas ir saistīts ar atmiņas, kā arī kopējo nē.posmus kopā ar sarežģītību.U var redzēt uz vēl zemāku cpmplexity tran.tran lielums nav tāds pats kā augstāka sarežģītība.Var būt daži, kur daži risinājums ir tur, ka es nezinu.Bet ko u teica nav wotking.

Ja kāds var pateikt kāda cita iespēja būtu ļoti palīdzēt.

sankudey