Xilinx reizinātājs V7.0 jautājumu

[osbourne]

Hi, es esmu, izmantojot "reizinātājs Generator V7.0" IP Core, lai aprēķinātu kvadrātu lielums no kompleksa skaitļa a + jb, ti, es aprēķināt ^ 2 + b ^ 2. Lai aprēķinātu ^ 2 un b ^ 2 es izmantoju divus no minētajiem reizinātājs kodoliem. Kad man uzvedības simulācijas viss ir OK. Kad es modelētu novietot un novadītām modelis, rezultāts arī ir OK, bet īsi pirms pareizo ^ 2 vai b ^ 2 ir stabils, ir strauji izmaiņas ^ 2 un b ^ 2 vērtības. Kas ir problēma? Regards, Osbourne

 

[echo47]

Noklusējuma Coregen iestatījumi ir reģistrēti ieejas un reģistrēta izejas. Vai esat mainījis produkciju, kas nav reģistrēts? Tas varētu radīt kombinatorisks wiggling uz pāris nanoseconds. Tas ir normāli, jo jūs meklējat pie izejas pavairošana loģiku. Es parasti neuztrauc, izmantojot šo kodols. Es vienkārši ievietojiet * un b * b un daži reģistri manā HDL.

 

[osbourne]

Hi, jā, esmu reģistrējies reizinātājs produkciju. Bet man joprojām ir minēto problēmu. Vai jūs redzējāt šo problēmu arī, ja izmantojat Core reizinātājs? IP Core izmanto 18x18 aparatūras koeficientu Virtex II. Izmantojot * un b * b būvē kombinatorisku reizinātāju, vai ne? Paldies fro jūsu palīdzību, Osbourne [size = 2] [color = # 999.999] Pievienots pēc 11 minūtēm: [/color] [/size] Starp citu, vai jūs varētu sniegt man nelielu piemēru, kādā veidā jums radīt reģistros ievadi un izejas komponentu, piemēram reizinātājs? Es neesmu, ka pieredzējis. Paldies

 

[echo47]

Es lietoju Virtex II arī. Es skrienu ISE 6.3i SP3 un modelsim SE 6.0c. Jā, * ir kombinatorisks. Ja jūs vēlaties iet ātri, pievienot dažas cauruļvadu reģistri, piemēram, manā Verilog piemēru zemāk. PAR saka, ka tā iet uz 171 MHz 2V80-4. Es varētu push to nedaudz ātrāk, izmantojot uzlabotas izvietošana ierobežojumus.

 moduļa augšējā (CLK, y), ieejas CLK / / sintēze atribūts periods CLK "6.0ns"; raj parakstīts [17:00] = 1; raj parakstīts [35:0] p; izejas raj parakstīts [35 : 0] y; vienmēr @ (posedge CLK) sākt

 

[osbourne]

Hi, paldies, jūs esat ļoti noderīga. Tātad, "posedge CLK" rada reģistrā? I use VHDL un es domāju, es varētu izmantot "rising_edge (CLK)", lai ģenerētu clocked reģistru, labi?

 

[wwahib2]

i guys es esmu, izmantojot Xilinx 7,1, un es nevaru atrast coregenerator. Vai ir bezmaksas versija, man vajag steidzami. gaida savu atbildi Thanx

 

[echo47]

Nu, žurkas. Es nevaru pārbaudīt Coregen reizinātāja izejas, jo ISE pārdēvēja galveno izejas autobusu traks vārdus un sajauc tos ar aptuveni 500 citiem traks nosaukumiem. Es nevaru pateikt, kas ir kas. Es reti do post-maršruta simulāciju jo tas ir tik netīrs. Cik ilgi ir jūsu intervāls "fast izmaiņas"? Ja tas ir viens vai divi nanoseconds, tad tas ir iespējams tikai parastā ceļā šķībs no 36 bitu autobusu. Ja jūs darbināt autobusu pāri mikroshēmu, šķībs var pieaugt par vēl dažus ns. Es nezinu VHDL. In Verilog "vienmēr posedge CLK" grupu definē sadaļā clocked loģiku. Mans piemērs ir trīs pastāvīgie clocked reģistros, p, un y. Sargieties, ka ISE reizēm pārvietoties reģistros apkārt kombinatorisks loģika. Piemēram, ja jūs iekļaut vairākus cauruļvadu reģistriem rezultātu reizinātājs, ISE var pārvietot viens vai divi no tiem ar ieejas pusē, lai uzlabo veiktspēju. Dažreiz ISE pārceļas reģistros ievainots sniegumu. ISE nav ideāls. wwahib2 - Es domāju, ka ISE vienmēr ietver coregen. Mēģiniet meklēt savu cieto disku coregen.exe. Tās katalogs būtu jūsu ceļu.

 

[osbourne]

Par "ātri izmaiņām" intervāls ir par 0,55 ns tā kā pulkstenis periods ir aptuveni 10,9 ns. To nevajadzētu būt nekādu problēmu (cerams)? Jā, es zinu, tur ir tūkstošiem signālus, kad es modelētu placeed un jāizvada modeli un es arī bieži nevar atrast tos, es esmu ieinteresēts collas Starp citu, es arī novēroja "ātro pārmaiņu", kad, izmantojot savu metodi īstenošanas reizinātājs, ti, rakstot * a. Vai jūs redzat šo pārāk?

 

[echo47]

Tikai 0,55 ns? Tas izklausās relatīvi nelielu kavēšanos šķībs starp autobusu signālus. Jūsu signāliem, iespējams, nav ceļot ļoti tālu. Katru bit ir nedaudz citu ceļu. Jūs varat izmantot FPGA Editor, lai apskatītu maršrutiem un laiku. Tā ir izglītības, mazliet jautri, un dažkārt vilties. In "Saraksts" logs, izvēlieties "virza Nets", uzsver signālus savu autobusu, un noklikšķiniet uz Tools -> Delay. Tas aizpildīt "Max Pin Delay" ailē ar ceļu kavējumiem. Beats mani, kāpēc to sauc par "pin kavēšanās". Var arī kārtot sarakstu pēc kolonnas - dažkārt ļoti noderīgi. Jā, es redzu laika izmaiņas manā * pieeja. Izskatās normāli.

 

[osbourne]

Es atklāju kaut ko (ko es nesaprotu: Kad es sāku simulācijas novietot un novadītām dizainparaugu ISE, man minētās "ātri izmaiņām" Bet, kad es beigās simulācijas un restartējiet to ietvaros modelsim "ātrās izmaiņas" ir. devusies ??!?? Haa Vai es varu uzticēties modelsim / ISE [size = 2] [color = # 999.999] Pievienots pēc 17 minūtēm:?. [/color] [/size] FPGA Editor, šķiet, ir jauka rīks ir pastāv pamācību pieejama par šo rīku. Es gribētu, lai uzzinātu vairāk par to.

 

[echo47]

Es nelietoju Projekta vadītājs, tāpēc es nevaru uzminēt, kas notiek ar jūsu modelsim restartējas. Tas neizklausās modelsim bug though. Vairāk kā kaut nosūtot nepareizi failus modelsim. Tieši tāpēc es nedomāju izmantot Projektu vadītājs - pārāk daudz slēptās darbību. Es neesmu redzējis FPGA Editor pamācību. Vienkārši stuff, sadaļā "Palīdzība".