Xilinx 9.1i Brīdinājums Maršruts: 455 - CLK Net: u0 / q <17>

[cyboman]

Man ir sintezētas ļoti vienkārša kārtas circuit par FPGA.i brūnināts to un tā strādāja fine, bet kādu iemeslu dēļ īstenošanas laikā es saņēmu šādu brīdinājumu:

Maršruts: 455 - CLK Net: u0 / q <17> varētu būt pārāk šķībs, jo
1 CLK tapas un 1 NON_CLK tapas nav maršrutu, izmantojot CLK veidni.

var kāds paskaidrot, ko tas nozīmē?man ir bažas?un ja man būtu, tad kā to var izvairīties nākotnē?

jebkura palīdzība ir appreciated.

 

[user_asic]

Izveidot modernu laiku ziņojumu un analizēt to laika pārkāpumiem, jo īpaši turiet pārkāpumiem.Pulkstenis Ziņojumā arī dos jums daži mājieni.Jums var būt uz laiku noteikt laika ierobežojumus.

Ja jums ir iespēja, tad pēc jūsu kodu.