Vispārīgi jautājumi jomā digitālā dizaina

[abhineet22]

1. Kas ir setup / turiet laiku un metastability? 2. Kā savienot two sinhronās digitālās dizains ar dažādu pulksteni domēnus? vai Kā pieslēgt asinhronā ārēja signāla uz sinhrono dizains? 3. Kas ir DFT? 4. Whal ir loģika rase?

 

[GroundCtrl]

ha-ha-ha ... Es writed šiem jautājumiem uz ASIC klāja tikai interwivers? Vai Jūs esat lūdzis šos jautājumus darba intervijai?

 

[Vamsi Mocherla]

1. Kas ir setup / turiet laiku un metastability? Ans: Set up laiks ir minimālais laiks, lai ieguldījumu syncronous ķēdes paliek nemainīgs pirms pulksteņa malu traniston . Turiet laiks ir minimālais laiks, lai ieguldījumu paliek nemainīgs pēc pulksteņa malu pārejas . Ja abi šie nosacījumi nav izpildīti, tas novedīs pie metastability, kas ir zināms valsts. 2. Kā savienot two sinhronās digitālās dizains ar dažādu pulksteni domēnu vai Kā savienot asinhronā ārēja signāla uz sinhrono dizains? Ans: Tev ir jādara pulksteni atgūšanu. Parasti cilvēki izmanto pulksteni reģenerācijas shēmas veidā, DLL / PLL. Tas nodrošinās, ka dati tiek pārsūtīti sinhroni ar nākamo pulksteni domēnu 3. Kas ir DFT? DFT ir dizains 4 testability. Whal ir loģika rase? Logic rases stāvoklis pastāv, kad divi savstarpēji ekskluzīvu pasākumu tiek vienlaicīgi uzsāktas, izmantojot dažādas shēmas elementi ar vienu cēloni, ja prognozējamību. Piemēram, ja Q un QB (Q un QB ir savstarpēji izslēdzošas), jo SR NAND tipa Latch ir spiesti 1 ", ko SR ieejas, kad tie savukārt uz" 0 ", tajā pašā laikā. Līdz ar to mēs mēdz pievienot nelielu nokavēšanos starp vienu no rezultātiem, lai citas izejas uzvar.

 

[GroundCtrl]

2. Kā savienot two sinhronās digitālās dizains ar dažādu pulksteni domēnu vai Kā savienot asinhronā ārēja signāla uz sinhrono dizains? Ans: Tev ir jādara pulksteni atgūšanu. Parasti cilvēki izmanto pulksteni reģenerācijas shēmas veidā, DLL / PLL. Tas nodrošinās, ka dati tiek pārsūtīti sinhroni ar nākamo pulksteni domēna Normal cilvēki dzīvo simly) Trigger ķēde ir vienkāršākais risinājums šai problēmai.

 

[AlexWan]

Sveiki, Par 2 jautājumi, lūdzu, skatiet papīra uzrakstīja pa Clifford E. Cumming. Akurāti San Jose 2001 Jūs varētu saņemt to no Comming mājas lapā: http://www.sunburst-design.com/papers/ Good Luck

 

[tutx]

3. DFT (Design for testability) ir metode, kas pievienot papildu loģikas, lai palielinātu testability. Citiem vārdiem, metode, pievienojot dažus papildu loģikas, lai atvieglotu pārbaudes ķēde.

 

[jas_bakshi]

setup laiks = laiks, par kuru ur ievadītajiem datiem jābūt stabilam, lai pulksteni var atklāt to. turiet laiks = reizi pēc clcok malu, līdz kuram produkcija būtu stabila. Metastability ir parādība, kurā produkcijas valsts nevar atklāt, jo uzstādīšanas vai turēt violation.This notiek galvenokārt pulksteni domēna šķērsošanu. DFT ir dizains testu. Kas savieno 2 sync dizainu ar dažādiem pulksteņiem u var izmantot dubultu līmenis synchronizer ...... lai MTBF ir izpildīts.

 

[spauls]

dārgie jas_baksi Es nepiekrītu ar jums [color = red] Metastability ir parādība, kurā produkcijas valsts nevar atklāt, jo uzstādīšanas vai turēt violation.This notiek galvenokārt pulksteni domēna šķērsošanu [/color]. [Color = # 444.444] Metastability var notikt arī bez pulksteni domēna šķērsošanu, teiksim, augstu fanout tīkli [/color]. [Color = red] Kas savieno 2 sync dizainu ar dažādiem pulksteņiem u var izmantot dubultu līmenis synchronizer ...... lai MTBF ir izpildīts [/color] MTBF ir saistīta ar sinhronizācijas dzīvē ne uz laiku.

 

[jas_bakshi]

paldies Mr spauls labošanai me.Ur atbalsts tiks novērtēti arī nākotnē.

 

[eeeraghu]

Kad mēs esam savieno divus dažādu bloku dažādu pulksteni domēnus, Šeit ir situācija, kad setup un turiet laika pārkāpumi, tāpēc jāuzmanās, ka rodas nekādu metastability stāvoklī. U var izmantot flip flop delaybetween savienot, lai izvairītos no metastability. vai divas vai trīs. tāpēc mans cits jautājums varētu būt, ir uzstādīšanas un holtime pārkāpumiem iespējams vienā pulksteni domēna ķēdē. Lūdzu izskatīt šo un atbildes

 

[manik_vivek_82]

Dizains testability skata grūtības testēšanas laikā izstrādes stadijā un projektēšanas aparatūru, lai to ..