"vispārējs mehānisms" Verilog?

[gedou]

mēs zinām, ka VHDL sniedz vispārīgu mehānismu, kas paredzēts rakstīšanai parameterized models.But, mēs varam darīt to pašu ar Verilog? ja jā, tad kādā veidā?

 

[ydao]

parametri mehānisms nevar apmierināt jūsu prasības?

 

[jimjim2k]

Sveiki

"Parametrized moduļi" piesaukšana varētu palīdzēt jums.

Meklēt tīrsvara bagātu kopumu docs.
Ja jūs nevarētu atrast vērtīgu piemēru, es rakstīt jums sevi.TNX