viegli counter problēma ..

[suddy72]

kāds got kods skaitot 0000-1111 bet, ja tā izpaužas uz 1111, iet uz 0001, nevis 0000, tad skaita uz leju no jauna, un synchrounous ar pulksteni.

paldies

 

[VSMVDD]

BOOL y, / / vai lietot int8
int8 x;

if ((x = 0x0F )&&(! y)) (x = 0x01; y = TRUE
else (x = 0x00; y = FALSE
Pēdējo reizi laboja VSMVDD par 27 Sep 2007 18:04; rediģēts 1 reizi kopā

 

[suddy72]

sorry domāts pateikt VHDL.

Ko es daru, ir skaitīšana, izmantojot adreses, un, kad es nokļūt apakšā adrese masīva i dont vēlaties doties atpakaļ uz adresi, 0000 Es gribu iet atpakaļ uz adresss 0001

 

[VSMVDD]

konvertēt kods aspekts jūsu vhdl radīti nepieciešamie

pats patiešām

 

[kaustubh]

modulis skaitītājs (q, CLK, RST);
izejas reg [03:00] q;
ieejas CLK;
ieejas RST;
/ / Reg p;
vienmēr @ (posedge CLK vai negedge RST)
sākt
if (! RST)
q <= 4'b0000;
cits ja (q == 4'b0000)
q <= 4'b0001;
vēl
q <= q 1;
beigas
endmodule

 

[kanagavel_docs]

Lūdzu, izlabojiet šo kodu

modulis skaitītājs (q, CLK, RST);
izejas reg [03:00] q;
ieejas CLK;
ieejas RST;
/ / Reg p;
vienmēr @ (posedge CLK vai negedge RST)
sākt
if (! RST)
q <= 4'b0000;

/ / Cits ja (q == 4'b0000)cits ja (q == 4'b1111)

q <= 4'b0001;
vēl
q <= q 1;
beigas
endmodule

 

[master_picengineer]

modulis skaitītājs (q, CLK, RST);
izejas reg [3] Q;
ieejas CLK;
ieejas RST;
/ / Reg p;
vienmēr @ (posedge CLK vai negedge RST)
sākt
if (! RST)
q <= 4'b0000;
cits ja (q == 4'b1111)
q <= 4'b0001;
vēl
q <= q 1;
beigas
endmodulePievienots pēc 35 minūtēm:Ceru, ka tas palīdzēs!
Lūdzu, neaizmirstiet push palīdzēja man pogas.
Paldies.