VHDL testbench no Verilog netlist

[int19]

Es ceru, ka kāds varētu man palīdzēt.
I wrote VHDL testbench bet pēc tam vieta un maršruts process netlist ir Verilog vienu.Tātad, ja es mēģinātu apkopot projekta NCSim atrast kļūdas, piemēram šādi:

ncelab: * E, CFMPMC (.. / topPAD.v, 1.149.131 | 14): Port virzienā (Verilog) un mode (VHDL), nav saderīgas - inout / in.
inout clk200;

Visas ostas, ka Verilog netlist parādās kā INOUT veids bija IN veida RTL līmenis VHDL.
Kāds zina kādu risinājumu?

 

[news]

Służby porządkowe aż siedemnastu krajów zostały zaangażowane do ataku na strony z nielegalnymi treściami, które korzystały z anonimowości sieci Tor.

Read more...

 

[aji_vlsi]

Mans minējums ir, jums ir sastāvdaļa deklarāciju VHDL kas izmanto režīmā.Bet kāpēc visās ostās INOUT in netlist?Jums vajadzētu noteikt, ka pirmais.

Parādiet mums Verilog modulis ostu sarakstā, VHDL sastāvdaļu deklarāciju palīdzība

Ajeetha CVC
www.noveldv.com

 

[int19]

Paldies par jūsu atbildi.Man ļoti žēl, bet es kādu kļūdu.
Efektīvi ostu Es domāju, ka jābūt bija INOUT, man bija vecā versija vhdl.
Thanks again.