VHDL sintēzes kļūdas

[casual3_2002]

Es esmu jauns, lai VHDL.

Man ir vienība, kas ir signāls definēta kā "sugas", un ko izmanto uzņēmums.
Sintēze kļūda skan līdzīgi: lietot pastāvīga?kas nav dota vērtību.
Es, izmantojot DC kompilators komandu: lasīt-f vhdl file.vhd

Paldies!

 

[maksya]

Jums ir rakstīt kaut ko līdzīgu, ka:

STRUKTŪRVIENĪBAS testu
sugas (generic_value: vesels skaitlis: = 7);
osta (...
sig: ar std_logic_vector (generic_value downto 0);
...
);
END pārbaude;

Tā būs labāk, ja jūs publicējat savu kodu šeit.

 

[vlsi_whiz]

Jā, maksya ir taisnība.If you do not, the synthesis tool will not know how to generate that piece of hardware.

Kļūda ir tāpēc, ka jums nav dota vērtību Vispārējās. Lietojot Generics ir VHDL vai parametru Verilog, jums ir sniegt sākotnējo vērtību uz tiem.

Ja jums nav, sintēze rīks nezina, kā radīt, ka gabals aparatūru.

Piemēram, ja izmantojat patentbrīvo definēt BUS bet nedod sākotnējo vērtību, sintēze rīks nezina, kā var signāliem tur BUS vai platumu BUS.Jūs varat mainīt vērtību sugas, ja jūs instantiate šī vienība citā dizainā.

 

[deva_eda]

casula3,

Generics ir vhdl ir ekvivalentas parametru Verilog.Līdzīgi parametra vērtību patentbrīvo būtu availabled pēc apkopošanas spēju izstrādāt.

Piemēram, jūs var nenodrošināt vērtību sugas, bet deklarācijā, bet vērtības var nodot, bet uzsākšanas detaļas.

 

[xysafety]

Vēl viens informācijas par sugas vārdu sintēze:
tikai "vesels skaitlis vai dabīgs" var atbalstīt ar sintēzi.

 

[omara007]

xysafety rakstīja:

Vēl viens informācijas par sugas vārdu sintēze:

tikai "vesels skaitlis vai dabīgs" var atbalstīt ar sintēzi.