Vhdl nekustamo vs Verilog nekustamo

[xlynx3]

Hi,
of analog blocks (analog ports as VHDL real) for digital simulation purpose only.

Es cenšos VHDL reālu vērtē modelēšana
analog bloki (analog ostās, kā VHDL reāls), ciparu modelēšanas mērķiem tikai.
and VHDL real
.

Es domāju, ka ir kāda reāla
atšķirība starp Verilog reālu
un VHDL.is shown as Verilog AMS wreal
in some documents.

Es saku tāpēc, ka, reālā vērtība modelēšana equivalance no VHDL reālā
parāda kā Verilog AMS wreal
dažos dokumentos.

Jebkādus komentārus?

Thanks in advance un laba vēlējumiem ..