S
surisingh
Guest
Hi,
Es esmu konvertējošā VHDL kodu Verilog.Man ir procedūra VHDL.Ievade arguments nodota šī procedūra ir atšķirīgs platums dažādos laika.Say, piemēram, kādu laiku man iet 8 bitu vektoru un kādu laiku es varētu iet 16 bit vektoru.
Inside procedūru, ko tās izmanto "pa kreisi un" manipulāciju tiesības.
Es zinu uzdevums ir līdzvērtīga procedūra.Bet mēs nevaram pieņemt argumentu, ar maināmu platumu.Vai ne tā?Kā atrisināt šo problēmu Verilog?
Es esmu konvertējošā VHDL kodu Verilog.Man ir procedūra VHDL.Ievade arguments nodota šī procedūra ir atšķirīgs platums dažādos laika.Say, piemēram, kādu laiku man iet 8 bitu vektoru un kādu laiku es varētu iet 16 bit vektoru.
Inside procedūru, ko tās izmanto "pa kreisi un" manipulāciju tiesības.
Es zinu uzdevums ir līdzvērtīga procedūra.Bet mēs nevaram pieņemt argumentu, ar maināmu platumu.Vai ne tā?Kā atrisināt šo problēmu Verilog?