vhdl kodu steidzami nepieciešams

[vinodkumar]

hi frns.iam īstenošanas algrthm uz FPGA, kurā man ir nepieciešams risināt ieejām, kuras r real.what es zinu ir īsta ostas r nav synthesizable.so plz helpme, lai pārvērstu reālu std_logic.

 

[manish12]

TO nav iespējams iegūt IN JĀIEVADA VHDL REĀLĀ SO ERROR .... Ir tur. Tā pati norāda PROB. SO šķīdumu LIETOŠANAS STD LOGOC IN, un, ņemot to par ieguldījumu uz CHIP lietot jēdzienu eksponenta / mantisa. Konvertēšanai ka BINARY IN JĀIEVADA reālajām. Jums ir programmatūra, kā arī aparatūras Problème. KAS ĀRĒJIE tiek savienots.