vhdl kods d flipflop

[divyak]

PLZ man pateikt vhdl par d flipflop kodu, izmantojot strukturālo modelēšanu .. paldies

 

[rancohen_2000]

Kods: bibliotēkas IEEE; izmantot IEEE.std_logic_1164.all, uzņēmumam d_ff_srss ir osta (d, CLK, reset, kas: in std_logic; q: out std_logic); end d_ff_srss, arhitektūra d_ff_srss no d_ff_srss ir sākt process (CLK) sākt ja clk'event un CLK = '1 ', tad, ja reset = '1', tad q

 

[maksya]

[Quote = divyak] PLZ man pateikt vhdl par d flipflop kodu, izmantojot strukturālo modelēšanu .. paldies [/quote] Vai tu domā, lai aprakstītu D-sprūda kā struktūra, kas nav un vārti?

 

[huahudiao]

Just papildinātu: rancohen_2000 kodu descibes DFF ar sinhronizāciju kas / reset. Daži, piemēram, 7474 DFFs ir async iestatīšanas / atiestatīšanas.

 

[rancohen_2000]

par asinhronā tas būs: bibliotēkas IEEE; izmantot IEEE.std_logic_1164.all, uzņēmumam d_ff_aras ir osta (d, CLK, reset, kas: in std_logic; q: out std_logic); end d_ff_aras, arhitektūra d_ff_aras no d_ff_aras ir sākt process (CLK , reset, kopa) sākt ja reset = '1 ', tad q

 

[xstal]

Hi divyak Es domāju, ka jums neprasīja DFF VHDL kodu uzvedības modelēšana. Jūs īpaši lūdza strukturālajai modelēšanai. lai jūs varētu rakstīt kodu NAND vārtiem un izmantot to kā komponentu savu dizainu. Jūs varat portmap NAND vārtiem, kā jūsu FF loģika circuit. Ja tas palīdzēs jums tas ir ok, ja jūs atradīsiet dažas problēmas, lūdzu, let me know. Es zinu, jums var saskarties ar problēmu clocking flip flop.

 

[nand_gates]

Lūk, ko jūs meklējat ...

 bibliotēka IEEE, izmantot ieee.std_logic_1164.all, uzņēmumam my_nand ir port (: in std_logic; b: in std_logic; c: in std_logic; y: out std_logic); end my_nand, arhitektūra uzvesties no my_nand ir sākt - uzvesties y

 

[richardyue]

Meklēt internetā par jūsu jautājumu.

 

[rasj12]

Čau, Tas ir kods wht ur jautā .... vienība Ngate ir osta (a, b: in bit; c: out bit); end Ngate, arhitektūra uzvesties no Ngate ir sākt process (a, b) sākas c

 

[Ikeuchi]

Kods: BIBLIOTĒKA IEEE; LIETOŠANAS ieee.std_logic_1164.all, ENTITY dtri IS PORT (CLK, clrn, PRN: IN std_logic; d: IN std_logic; q: OUT std_logic); END dtri, ARHITEKTŪRA UN dtri IS BEGIN PROCESS (CLK , clrn, PRN) sākt ja clrn = '0 'un PRN / = '0' tad Q

 

[lucbra]

3 piezīmes 1. Šis amats ir 5 gadus vecs 2. kāpēc jūs mēģināt no jauna izgudrot riteni, kods iepriekš (# 7) ir pareizs 3. jūs sajaucot uzvedību un RTL