VHDL jautājumu var kāds man palīdzēt

[derrick_chi]

Man vajag zināt, kas tieši ir nepareizi ar Izstrādājot šo State Machine. Man ir nepieciešams kāds, lai apskatīt un man palīdzēt ar šo vienu. vienība Test1_Module ir PORT (clk_count: IN STD_LOGIC_VECTOR (7 DOWNTO 0); finished1, RST, CLK, INPUT_SIGNAL1, INPUT_DELAYED: IN STD_LOGIC, ld_output, up_down, darīts, ld_accs, clr_count, cnt_cntrl, SEL1: OUT STD_LOGIC; max_sc: OUT INTEGER klāsts no 0 līdz 256), gala Test1_Module, arhitektūra Uzvedības no Test1_Module ir TIPA valsts IS (state0, state1, state2, state3, state4) SIGNAL pr_state, nx_state: valsts; sāksies process (CLK, RST) sākas if (RST = "1" ), tad pr_state

 

[lambtron]

Kā par liekot dažiem komentāri , kas iekļauta kodeksā, lai citi var iegūt kādu priekšstatu par to, ko jūs mēģināt paveikt ar jūsu valsts mašīna?

 

[bansalr]

Tā ir laba ideja likt dažus komentārus. Dažas piezīmes. 1. Valsts 2 un valsts 3 gatavo tiek pārbaudīts valsts transition.Is, ka pareizi. Atpūtas visām valstīm ir viena cikla. 2.Pēc rezultāti ir atkarīgi combinationally.

 

[dcreddy1980]

[Quote = derrick_chi] Man vajag zināt, kas īsti nav kārtībā ar dizainu šīs valsts mašīna. Man ir nepieciešams kāds, lai apskatīt un man palīdzēt ar šo vienu. vienība Test1_Module ir PORT (clk_count: IN STD_LOGIC_VECTOR (7 DOWNTO 0); finished1, RST, CLK, INPUT_SIGNAL1, INPUT_DELAYED: IN STD_LOGIC, ld_output, up_down, darīts, ld_accs, clr_count, cnt_cntrl, SEL1: OUT STD_LOGIC; max_sc: OUT INTEGER klāsts no 0 līdz 256), gala Test1_Module, arhitektūra Uzvedības no Test1_Module ir TIPA valsts IS (state0, state1, state2, state3, state4) SIGNAL pr_state, nx_state: valsts; sāksies process (CLK, RST) sākas if (RST = "1" ), tad pr_state