VHDL ja ģenerēt paziņojumu izsniegšanas

[raghava]

HI all, GAUSS_33: if (K_SIZE = 3) radīt signāls x: std_logic; sākas beidzas radīt GAUSS_33; Vai signāls "x" ir redzama uz ārpus radītu paziņojumu. Kad es izmantot signālu, 'x' ārā, es esmu kļūst kļūdas ziņojums, ka signāls nav deklarēti. Kā es varu darīt .. Jebkura palīdzība ir appreciated. Regards

 

[dmk]

Tagad ir atļauts definēt signālu iekšā (jeb IF) - Izveidot operators. Tikai lasīt "VHDL circuit design", ar Pedroni, vai kaut kas tamlīdzīgs.