VHDL importa kadence

[brunokasimin]

Man ir sintezēt vhdl kodus un netlist ir generated.now i vēlaties importēt vhdl (pēc optimizācijas) no netlist no kadence tā, lai es sāktu ar manu fizisko dizains.Bet kaut kā tur bija problēmas ar importa un i saņēma kļūda, kad es importēja.

kļūdas ir:

Duluth: * F, 24: loģiski bibliotēka nosaukums STD jākartē uz dizainu bibliotēka [11,2]

var kāds man palīdzēt?
Man ir bijusi traucējummeklēšanu šo kļūdu, bet nevar atrast risinājumu.

thanks very much.

 

[jbeniston]

Nevar jūs vienkārši uzrakstīt Verilog netlist?Tas varētu būt mazliet vieglāk.