VHDL I2C MASTER SIGNAL VALSTĪM

[megaqujik]

hi visiem

Es cenšos rakstīt I2C kapteini kontrolieri vhdl un es esmu sajaukt nedaudz: / es zinu, tur ir apspriests šajā forumā no 2005 par to, bet nav skaidrs izskaidrojums.Es zinu, protokolu, bet es neesmu pārliecināts tha signāla stāvoklī es lietoju ir pareizi.Tāpēc man tas šādā veidā:

Par SCL viss ir skaidrs ofcourse.
Ja es gribu rakstīt SDA Es tikko do
SDA <= '0 'vai SDA <= "1".

Kas man ir jādara, ja man ir nepieciešams nolasīt no vergu (apzināties un dati)?I2C protokolu apraksts stāsta atbrīvot SDA nosakot to augsts.In vhdl man noteikt to "Z"?Kas ir atšķirīgs no "z" un "h"?Es zinu, ka "z" savienots ar pull up rezistoru var interpretēt kā "1".

Tātad, ja mazliet 9 (lasījums ackwnoledge no vergu) nāk man noteikts SDA līdz "Z" laikā SCL zemas un vienkārši pārbaudīt, ja SDA = '0 'laikā SCL augstu?

Lūdzu pieprasīt sīkāku informāciju, ja nepieciešams.

PS: Ja mana angļu ir slikti - sorry

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smaids" border="0" />Best Regards
Michael

 

[ep20k]

Hi megaqujik,

to pārbaudīt out.

http://www.opencores.org/?do=project&who=i2c

ep20k

 

[pini_1]

Varētu vēlēties apskatīt:
Ievads:
Šī projekta izmanto atvērtā kodols ir I2C kapteini.Kodols ir CPU saskarne ir pārveidotas no ķīli uz AMBA / APB.Pēdējā tiek darīts, lai pārbaudītu kodols un savu jauno APB saskarne ar LEON pārstrādātājs.LEON ir rakstīts VHDL to pamatā ir VHDL RTL dizains ir pārbaudīts.Kodols ir arī testa stenda un simulācijas modelis I2C vergu, rakstīts Verilog.No Verilog izmēģinājumu stendā tikai inicializācijas procedūra ir jāveic, un I2C vergu modelis ir tulkots uz VHDL ....

http://bknpk.no-ip.biz/I2C/leon_2.html