Verilog-XL imitācijas kļūda

[lahaha]

Kad es mēģināju, lai imitētu invertor ar Verilog-XL, es saņēmu divas kļūdas
(1)
Moduļa vai primitīvām (nmos3) nav definēts "ihnl/cds0/netlist", 19: nmos3 MN0 (. D (Out),. G (In),. S (cds_globals.gnd-));
(2)
ir līdzīgs (1), bet tas ir pmos3

Es lietoju gpdk par šo simulāciju.Tas iestatījumu problēmu?
Please help!

 

[yaxazaa]

Vai jums arī primitīvas failu?

 

[lahaha]

Kā arī to?
Please help!

 

[joe2moon]

Verilog-XL vārti (šūnas) līmenī simulators, nevis tranzistors līmeņa simulāciju.

Ja jūs vēlaties, lai imitētu savu invertor in SPICE, tad varat
-1) Izmaiņas nmos3 uz "nmos" un pmos3 uz "PVO"
(nmos un PVO ir Verilog iepriekš noteikts modelis).

-2) Definējiet Jūsu nmos3 un pmos3 modelēšana, ex: primitīvām

primitīva your_mux (Y, A, B, S);
izvades Y;
ievade, B, S;
tabula

/ / ABS: Y
/ /
1?0: 1;
0?0: 0;
?1 1: 1;
?0 1: 0;
0 0 x: 0;
1 1 x: 1;
endtable
endprimitive / / your_mux