Verilog Valsts Pielietojums - līdzvērtīgs loģiku Verilog

[vlsi_freak]

Hi All, In VHDL, mēs varam rakstīt vienādus loģika vairākiem valstīm, kā norādīts turpmāk, kad STATE_A | STATE_B => ---- ----- Kā mēs rakstām ekvivalentu loģiku Verilog. Lūdzu, palīdziet man. Attiecībā, freak

 

[teja321]

STATE_A, STATE_B:

 

[sudhirkv]

u var izmantot vienmēr @ (STATEA vai STATEB)

 

[Syswip]

Hi vlsi_freak, In Verilog par MFV jālieto lietā () ... endcase un jums vajadzētu piešķirt savu nākamo valsts iekšienē gadījumā bloks. Ja jums paskaidrot, ko jūs vēlaties, lai jūs saņemsiet labāku palīdzību. Best Regards,