Verilog testbench par VHDL uzņēmums

[yasser_shoukry]

Kā es varu uzrakstīt testa stenda kodu, izmantojot Verilog par VHDL dizainu? Paldies jau iepriekš

 

[aji_vlsi]

jautājums ir, tas ir līdz pat instrumenti, lai "kļūtu saistošs" DUT (vai jebkuru moduli / vienības / instancē ) vai nu VHDL / Verilog / SystemC utt Protams valodās konfigurācija konstrukcijas utt Bet tas ir tikai vienā valodā jomās parasti. , Piem iepriekš trivial dizainu var atveido VCSMX un MTI šādi:

 vhdlan darbu vhdl_lib vhdl_dut.vhdl vlogan darbu vlog_lib vlog_tb.v VCS-debug vlog_tb-R-l run.log

Un ar MTI:

 Vcom darbu vhdl_lib vhdl_dut.vhdl vlogi darbu vlog_lib vlog_tb.v vsim vlog_tb-l run.log [/kods] (NC ir ncvhdl, ncvlog, ncelab, ncsim komandas pašu). Let me know, ja jums nepieciešams vairāk ĪPAŠI palīdzība. HTH Ajeetha, CVC [url] www.noveldv.com [/url]

 

[yasser_shoukry]

Thanks a lot aji_vlsi, bet kas par ISE8.1 un ModelSim6.2? Vai tie ir arī daži papildu kodi, lai saņemtu viņiem strādāt? Paldies jau iepriekš

 

[aji_vlsi]

[Quote = yasser_shoukry] Thanks a lot aji_vlsi, bet kas par ISE8.1 un ModelSim6.2? Vai tie ir arī daži papildu kodi, lai saņemtu viņiem strādāt? Paldies jau iepriekš [/quote] ISE - ne jausmas, ja tas ir simulators, lasot to doc ja tās atbalsta dzimtās valodas sim. Modelsim - jā, Es esmu devis visus komandu, ko vēl jums vajag? BTW, ModelsimXE bezmaksas versija neatbalsta Mixed valodu sim. Ajeetha, CVC www.noveldv.com