Verilog problēmu

[coolkwc]

modulis shiftregister (parallelin, slodzes, w, pulksteni, Q);parametru n = 32;ievade [n-1: 0] parallelin;ievade slodze, w, pulksteni;izejas reg [n-1: 0] Q;vesels skaitlis k;
vienmēr @ (posedge pulkstenis)ja (L)Q <= parallelin;vēlsāktpar (k = 0; k <n-1, k = k 1)Q [k] <= Q [k 1];Q [n-1] <= w;beigasendmoduleatsaukties uz kodu, iepriekš minēto, es esmu mēģināt veidot pāreju reģistrs, kas varētu paralēli ievades vai sērijas ievadi ... kods iepriekš sastāv no 32 flip-flop vienība, kas visi ieguva 1 bitu ieejas un izejas ...

Mana problēma tagad es vēlos, lai būtu 17bit priekšnodokļa un vienību produkcijas katrā flip-flop, lai kāds parametrs i vajadzētu pievienot kodu iepriekš?Ceru, ka jūs guys var man palīdzēt, paldies ...

 

[laststep]

Vienkārši mainīt n = 32 n = 17.
Vēl viena lietas, man nav redzēju jebkādu ievades signālu "L", lai jūs
paralēli slodze datus?

 

[www.testbench.in]

coolkwc rakstīja:vienmēr @ (posedge pulkstenis))

ja (L OAD)

 

[rajsrikanth]

Šajā jūs dont ir inicializēts k vai pieņemts kā ievade.uz
srikanth rajkumar

 

[deepu_s_s]

Sveiki
Ieteikums: Centieties izvairīties no uz cilpas.Tās ir ļoti dārgas