Verilog pirmais kods

[moustafaali]

Salam alikom
sveiki
Es esmu jauns Verilog un vajadzību tests Semple projektu, izmantojot logsim
šis ir kods
////////////////////////////////////////////////// ///////////////////////////
/ / Counter projektu
modulis skaitītājs (CLK, reset, lai, skaits);
ievade CLK, reset, lai;
stieples CLK, reset, lai;
izejas skaits;
reg [03:00] skaits;
vienmēr @ (reset)
sākt
ja (reset == 1) sākas
skaits <= 0;
beigas
beigas
vienmēr @ (posedge CLK)
sākt
ja (lai == 1) sākas
skaits <= skaits 1;
beigas
beigas
endmodule
////////////////////////////////////////////////// //////////////////////////
un tas ir kļūda parādījās
////////////////////////////////////////////////// ///////////////////////////
# Apkopošanai pabeigts
** Error ** nevar noteikt augšu modulis

 

[no_mad]

Hi,

Patiesībā ir vairākas kļūdas šeit.

Kods:

/ / Counter projektu

modulis skaitītājs (CLK, reset, lai, skaits);ievade CLK, reset, lai;

stieples CLK, reset, lai;

izejas skaits; <------- jauda [03:00] skaits;

reg [03:00] skaits;vienmēr @ (reset) <-------- Es uzskatu, ka ur cenšas darīt async nodzēstu nav labs kodēšanas stils

sākt

ja (reset == 1) sākas

skaits <= 0;

beigas

beigas

vienmēr @ (posedge CLK)

sākt

ja (lai == 1) sākas

skaits <= skaits 1;

beigas

beigas

endmodule

 

[moustafaali]

nē nē tas ir labi
visi problēma, ka man didnot padara projekts: D

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Loti laimīgs" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Loti laimīgs" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Loti laimīgs" border="0" />Atvainojiet šis mans pirmais projekts
pēc tā, kā šis teikums ir tiesības
un paldies par jūsu izmaiņām, ir ļoti piemērots ne liels, kā es rakstīt, un paldies arī ilustrē atšķirību starp sinhronizācija un async

 

[crazyk]

Es domāju, ka labs kodēšanas stils ir svarīgāka