Verilog Package File

[vlsi_freak]

Sveiki visiem,

Man ir dažas līnijas kodu manu projektu, piemēram,

Caseaddr [7:0]
8'b 00000000: reg <= "1";
8'b 00000001: reg <='0 ';
--
--
8'b11111111: reg <= "1"

Šeit es gribētu nomainīt adresi ar dažiem nosaukumiem, piemēram,

Caseaddr [7:0]
Reg1: reg <= "1";
Reg2: reg <='0 ';
--
--
Regn: reg <= "1"

Esmu failu REG_PKG.v un noteikts, piemēram,

'define 8'b 00000000 Reg1

Bet vēl kompilators ir throwing kļūda, sakot, ka, Reg1, Reg2 utt nav deklarētas.
Lūk,
man ir sastādījusi Package file un pievienoto līnija "ietver manu sākotnējo kodu.

Lūdzu, palīdziet man, kā veikt konstantes failu Verilog līdzīgi VHDL.

sveicieni,
dīvainis

 

[news]

&lt;a href="http://www.komputerswiat.pl/nowosci/wydarzenia/2011/19/microsoft-zwolnil-dwoch-pracownikow-wyniesli-z-firmy-windows-8.aspx"&gt; &lt;img align="left" src="http://www.komputerswiat.pl/media/2011/103/1835296/shhh-zaj.png" /&gt;&lt;/a&gt; Okazuje się, że wycieki Windows 8 nie obyły się bez ofiar wewnątrz Redmond. Dwóch pracowników Microsoftu podobno już straciło pracę.&lt;img width='1' height='1' src='http://rss.feedsportal.com/c/32559/f/491281/s/14b6dd88/mf.gif' border='0'/&gt;&lt;br/&gt;&lt;br/&gt;&lt;a href="http://da.feedsportal.com/r/101091841721/u/0/f/491281/c/32559/s/14b6dd88/a2.htm"&gt;&lt;img src="http://da.feedsportal.com/r/101091841721/u/0/f/491281/c/32559/s/14b6dd88/a2.img" border="0"/&gt;&lt;/a&gt;

Read more...

 

[paulki]

Čau,
Jūs esat noteikts nepareizi.mēģināt zem

'define Reg1 8'b00000000

tas strādā.

(Neievietojiet kāda kosmosa jūsu definē)

-Paul

 

[bharat_in]

(acute) before the name of define, when you use it.

Arī likts "(akūts)
pirms nosaukumu definēt, kad lietojat to.

piemēram,

Caseaddr [7:0]Reg1 : reg <= '1';

"Reg1:
reg <="
1 ";Reg2 : reg <= '0';

"Reg2:
reg <='0 ';
--
--Regn : reg <= '1'

"Regn:
reg <="
1 "