N
nag123
Guest
Hi all, Es esmu jauns, lai Verilog. Man ir īstenojušas mux un Verilog testbench. Es simulēta dizainu. bet nav signāla tiek rādīts objektu logu skatīties. Es nevarēju pat redzēt mux daļa instantiation. Vai jūs varat man palīdzēt? Šeit ir kods moduļa mux (q, in1, in0, s); produkcijas q, ievadi in1, in0, s; stieples tmp, piešķirt q = in1 & s | in0 un (s!); Piešķirt tmp = in1 & s; endmodule moduļa augšpusē, stieples q, stieples in1, in0, s; raj in1i, in0i, si, mux mux0 (... q (q), in1 (in1i), in0 (in0i), s (si).) sākotnējā sākt in1i = 1'b0; in0i = 1'b1; si = 1'b0; beigām vienmēr sākas # 10 in1i = in1i;! # 50 in0i = in0i; # 20 si = si;! beigām piešķirt in1 = in1i; piešķirtu in0 = in0i; piešķirt s = si; endmodule