Verilog dinamisku konkretizāciju?

[sivasankar]

Hi, Vai jebkura struktūra zināt, kā atkārtot moduli konkretizāciju multiplās laikā dinamiski Verilog? Piemēram `ifdef PHY_MEM_4` define MEM 4 `elsif PHY_MEM_5` define MEM 5 `endif RAM U_RAM (cs_n, cas_n ras_n, .....); Es gribu šo RAM, piemēram, lai replicēt vairākas reizes, atkarībā no compilier dirictives` define MEM 4 vai 5 vai 6 ... atbildi man sivasankar

 

[EEHardware]

Es gribu konw par to, too. var kāds konw, lūdzu atbildi un PM man!

 

[zhangyong]

Atvainojiet, es domāju, ka nav simle / īsceļu ceļš

 

[silver_kiss]

nav īsu griezumu u hve rakstīt, bet iekšējais signāli u hve izvēle lietot vai nē

 

[radix]

Labs laiks, lai pārslēgtos uz VHDL un izmantot Generate paziņojumu. Tikai kidding, tāpēc nav liesmas vai sākot no reliģiskās karš starp VHDL un Verilog, labi? Es domāju, ka kāds no ļaudīm daudz darīt, ir palaist pre-procesors, kas līdzīgs perl skriptu, kas to Verilog kodu, lai apstrādātu lietas, piemēram, šis. I galvenokārt izmantot VHDL bet es strādāju pie Verilog veikalā pāris gadus atpakaļ, kad viens no puišiem varētu nosaukt savus sākotnējos avota failus * vpre.. Tad viņš palaist savu gatavību procesoru uz tiem, un pārvērst tos standarta *. V failus. Papildus replicē instantiations viņš arī darīt dažas rudimentārs tips / ostas platums pārbaudi. Pirmsākums