VCO izmērītās frekvences ir tālu prom no tā simalated viena

[fly_fish]

Man ir paredzēti divu joslu VCO in 0.18um charted RF CMOS 1P6M procesu.Eiropadome VCO izmērītās biežums ir retāks nekā simalated freauency.Differency ir 100MHz.Šīs apspriešanās rezultātiem, mana PLL shēma nevar atslēga.ps: VCO 's vidus frekvences ir 1.2G/1.5G.Arī man ir iegūti RC parametrs no VCO izkārtojumu.Kāds zina iemeslu?
Vēl viens jautājums: kā konstrukcijas pārbaude ķēdē, lai pārbaudītu jaunu IC process ir parametrs?

 

[dick_freebird]

Tajā biežums es nebūtu šķiet pārsteidzoši ir 6-8% off no simulēta
(Jūsu procesa kontroli uz daudzām svarīgām sastāvdaļām, ir sliktāka nekā tā, nemaz nerunājot
precizitāte, ar kuru Jūs varētu būt (vai nav) modelēta parazītu noslogojums,
piegāde grūtsirdība, wirebond ietekmi, un tā tālāk.

Atradu problēmas vairāk nekā vienreiz, mēģinot pārbaudīt svārstību biežumu
zondi.Piegādi var saņemt varens aizņemts, ja neesat uzbūvēta pietiekami on-chip
atsaistīšanu, lai nogalinātu iekšējās komutācijas tapas (Qswitching jābūt mazākam nekā
10% Qdecouple ir mans tiesiskuma thumb).

Jūs vēlaties pieeja problēmu ar sakārtotu sarakstu un iespējamos
nepietiekamību, un klauvē viņus pa vienam (vēlams simulāciju, ar
pievienojot reālisms katrā līdz redzat kaut ko sākt darīt nozīmē).

 

[fly_fish]

Thank you, dick_freebird!Tu man ļoti noderīgus padomus.
"Qswitching jābūt mazākam nekā 10% no Qdecouple".Es nevaru saprast.

Es domāju, ka suply kritums un wirebond ietekme nav iemesls, jo suply piliens radīs VCO's oscillaate frekvence rodas un VCO ir rezultāti ir tieši nosūta Mixer un māksla, tad nav wirebond.
Varbūt parazitārās slodze ir galvenie iemesli.Es modelētu tā ietekmi.