Vajadzīga palīdzība ar "iesaldējot" datu VHDL

[jianhuachews]

Hi guys, ir tur anyway es varu īstenot iesaldēt datus no gredzenu counter? jebkura ieteikumi?

 bibliotēka IEEE; izmantošana IEEE.std_logic_1164.all, izmantot IEEE.STD_LOGIC_UNSIGNED.ALL; vienība column_counter ir ports (col_out: no std_logic_vector (3 downto 0); RST: ar std_logic; CLK: in std_logic [COLOR = "# FF0000 "] - ļauj: in std_logic - ļauj teikt, es arī varētu šeit [/color]); beigas column_counter, arhitektūra Uzvedības no column_counter ir signāls temperatūra: std_logic_vector (3 downto 0); sākt process (CLK) sākt ja ( RST = '1 '), tad temp '0', citi => 1 "); elsif (rising_edge (CLK)), tad [COLOR =" # FF0000 "] - ja (lai = '1 '), tad -? ? [/COLOR] temp (1)

 

[TrickyDicky]

tieši to, ko jūs esat darījuši.