Vai mēs varam apvienot Verilog un VHDL .......?

[rakesh_aadhimoolam]

hi folks ..........

arī dienu pirms es apmeklēja semināru par VHDL un Verilog Programming un to izmantošana ..........

Šajā diskusijā viens cilvēks nāca klajā ar paziņojumu, ka "kā mēs varam apvienot Verilog un VHDL saistībā ar eachother ..........." blah blah blah

i ir šo šaubu par "Vai mēs apvienot Verilog un VHDL .......?"

ja kāds, kam ideja .. plz dalīties tajā tik .........

un jebkuru programmu, kas balstās uz tādu būtu patiešām noderīga ikvienam ...........

 

[echo47]

Daudzi ABL simulatori un sintēze instrumentus atļaut atkritumu sajaukšanu ar Verilog un VHDL tajā pašā projektā, bet parasti ar dažiem ierobežojumiem.Vai tas, ko jūs nozīmē "apvienoties"?

Piemēram, šeit ir daži info par sajaukšanu HDL ar Xilinx XST:
http://toolbox.xilinx.com/docsan/xilinx7/books/data/docs/xst/xst0098_11.html

 

[yasser_shoukry]

Kāda apvienošanās nozīmē?ja tas nozīmē izmantot kombināciju Verilog un VHDL failus tajā pašā projektā, es domāju, ka tas ir ok, bet, ja tas nozīmē izmantot tos tajā pašā failā es nedomāju, ka tas ir atļauts.

 

[soundar]

Sākumā IDE jāatbalsta jaukto līmeņa programmēšanas.Tikai tad var izmantot gan valodu viena projekta.

 

[semiconductorman]

Ja līdz sapludināšanu jūs domājāt kodēšanas modulis Verilog (Dažādās fails) un instatiate uz VHDL citā failā, tad jā!Ir simulācija daudz simulatoros, kuri atbalsta jauktā režīmā.FYI aicinot VHDL entites vērā Verilog moduļi ir arī atbalstīts.

No otras puses, ja jūs domājat, ka jūs vēlaties, lai izvirzīti daži Verilog un VHDL vienā failu un mēģināt simulēt šo, tad NO Jūsu vhdl / Verilog kompilators sniegs Jums kļūda

 

[dragonight_x]

Apvienojas, ir iespējams, ja jums ir, izmantojot dažādus failus vai dažādiem komponentiem, bet jūs varat t izmantot VHDL un Verilog tajā pašā failā.