Y
Y.T_comp
Guest
hi all:-D man ir jauns jautājums šeit: es lasīju 2 nodaļā Mano grāmatas "Digital Design 2'end izdevuma" tas bija par vārtiem kavēšanās ABL. Viņš paskaidro, kā parasti šo punktu ar piemēru, kas ir: [PIEVIENOJIET = CONFIG] 63.863 [/PIEVIENOJIET] UN ir 30ns kavēšanos vai 20ns un NOT 10ns. [PIEVIENOJIET = CONFIG] 63.870 [/PIEVIENOJIET] un viņš puse, ostas X dosies tas ir beigu stāvoklim pēc grīstes negatve smaile vai panta 20 nsec). tā deva kāds zina, kāpēc viņš teica, ka? kāpēc X neturpina tās vecajā stāvoklī, kamēr šī 20ns kavējuma beigām? paldies. kods ir šāds: [sintakse = Verilog] modulis smplcirct; raj, B, C, stieples X, y; simple_circuit_with_delay HNS (); sākotnējais sākt =; B =; C =; # 100 =, B =; C =; # 100 $ apdare; endmodule modulis simple_circuit_with_delay (, B, C, X, Y), ievade, B, C, izejas X, Y, stieples garuma; un # (30) G1 (e,, B) , ne # (10) G2 (Y, C) vai # (20) G3 (X, E, y); endmodule; [/sintakse]