Urgent verilog jautājumu, lūdzu palīdzēt.

[tiger_shark]

Čau!

In VHDL, jūs varētu izmantot GENERIC un izmantot cilpas ar instantiate mainīgu skaitu moduļus, ja tas būtu nepieciešams.Sintezatoru tad izvērsties par cilpu un būtībā atkārtot kodu, kā nepieciešams.

Mans jautājums ir: Vai mums ir pašu pieeju attiecībā uz verilog?Piemēram, man ir submodule My_MODULE un man ir instantiate IT x reizes kur X ir definēts kā parametrs (fiksēts).Tad kā varētu tos rada moduļu nosaukumi būtu?

Liels paldies
TS

 

[Gliss]

Es domāju, ka ar verilog to paveiktu, ir daudz vienkāršāka.For Verilog, iespējams, vēlēsities izmēģināt kaut kas līdzīgs šim:

Kods:

module higher_module / / define modulis instantiate My_MODULE

rādītājs x = 10; / / deklarēt parametrs x, iestatiet to uz 10

ievade [x: 0]; / / Srpski input ostas My_MODULE

izlaide [x: 0] b; / / izveidot izejas ostās My_MODULE

My_MODULE xmod [x: 10] (b); / / izveidot masīvu 11 My_MODULES un savieno ostu

endmodule

 

[fahadislam2006]

hi ...Es jūtos u darījis VHDL un tagad jauns Verilog ...tāpat kā man ...

Tātad vispirms u jāatrod un clerify būtiskas atšķirības starp šiem diviem ...par to es saņēmu šo failu ...sorry i am nav tā link ...

tas arī rokasgrāmata looping ...
Atvainojiet, bet jums ir nepieciešams autorizēties, lai skatītu šo pielikumu

 

[tiger_shark]

Čau,

Paldies par padomu.Kā tad, ja ieguldījumu modulis My_MODULE pats vektors [N-1], b [M-1]?Tad kā jūs definētu, b?

Pateicība
TSPievienots pēc 25 minūtēm:vēl viens jautājums:

Ja submodule MY_MODULE ir parametrs, kā es varu izmantot defparam piešķirt vērtību visiem instantiated MY_MODULE kopijas?

Paldies par palīdzību,
TS//------------------------------------------------ ---//
koda paraugu, ka es strādāju ar:

modulis adder_generic (a_in, b_in, c_out);
parametrs NUM_OF_INST = 30;
parametrs WIDTH = 14;

ievade [NUM_OF_INST * PLATUMS-1: 0] a_in;
ievade [NUM_OF_INST * PLATUMS-1: 0] b_in;
izlaide [NUM_OF_INST * PLATUMS-1: 0] c_out;
vesels skaitlis i;for (i = 0; i <NUM_OF_INST, i = i 1)sāktdefparam adder_inst . WIDTH = width;beigassummators adder_inst [NUM_OF_INST-1: 0] (a_in, b_in, c_out);endmodule