L
ls00722
Guest
Hi:
Pieņemsim, es esmu projektēšana IC, kas būs masveida produkciju, katrs mikroshēma būs unikāls 32 bitu ID.Acīmredzot, ka ir jādara ar manuafacture, kā tiks šī jāskata RTL projektēšanas posmā?un kā ražot to darīs?
Es tikai got pieredze modelēšanas ROM, izmantojot gadījumu paziņojumu Verilog.Bet tā kā tas būs unikāls # katram mikroshēmā.To nevar modelēt izmantojot Verilog, tad kā es varu iekļaut šo manā citas loģikas, kas Verilog?
Es atvainojos, ja tas ir nepareizā vietā pastu, un novērtēt, ja jūs varat nokļūt uz pareizo forumu.
Daudzās Paldies!
chris
Pieņemsim, es esmu projektēšana IC, kas būs masveida produkciju, katrs mikroshēma būs unikāls 32 bitu ID.Acīmredzot, ka ir jādara ar manuafacture, kā tiks šī jāskata RTL projektēšanas posmā?un kā ražot to darīs?
Es tikai got pieredze modelēšanas ROM, izmantojot gadījumu paziņojumu Verilog.Bet tā kā tas būs unikāls # katram mikroshēmā.To nevar modelēt izmantojot Verilog, tad kā es varu iekļaut šo manā citas loģikas, kas Verilog?
Es atvainojos, ja tas ir nepareizā vietā pastu, un novērtēt, ja jūs varat nokļūt uz pareizo forumu.
Daudzās Paldies!
chris