Test Bench lasījums no extern failu VHDL

[oscarodrigo]

Hello to everyone

Man ir vajadzīga, lai veiktu testa stenda ar rokām, tas ir nepieciešams lasīt no ārējā faila, kas satur visu informāciju, kad es to, ka ar modelsim, šo koncertu, kas man vairākas nozīmes, bet neviena no šīm vērtībām ir ārējo failu (lietām, piemēram, ? (32)? (49) redzams)Testa stenda, ka es modelētu tas ir:Citāts:

bibliotēka IEEE;

izmantot IEEE.STD_LOGIC_1164.ALL;

izmantot IEEE.STD_LOGIC_ARITH.ALL;

izmantot IEEE.STD_LOGIC_UNSIGNED.ALL;

izmantot IEEE.std_logic_textio.all;bibliotēka STD;

izmantot STD.textio.all;vienība tb_suma_2 ir

end tb_suma_2;arhitektūra test_bench no tb_suma_2 irkomponents suma_2

ports (

a, b: in std_logic_vector (1 downto 0);

c: no std_logic_vector (1 downto 0)

);

end component;signālu a, b, c: std_logic_vector (1 downto 0);sākt

griezti: suma_2

Ostas karte (

a => a,

b => b,

c => C

);lectura: processmainīgs read_len: natural;

mainīgs a_tmp, b_tmp, c_tmp: std_logic_vector (1 downto 0);veida teksta datne std_logic_vector;

failu vector_file: text atvērt read_mode ir "suma.txt";sāktkamēr nav endfile (vector_file) cilpaRead (vector_file, a_tmp, read_len);

a <= a_tmp;Read (vector_file, b_tmp, read_len);

b <= b_tmp;end loop;wait;end process;end test_bench;