tas bug of Design Compiler?

[jinruan]

tur ir tik manā dizains kodu, bet, kad es sintezēt kodu, es uzskatu, rezultāts ir nepareizs. Kas ir problēma? tas ir problēma par manu kodu vai tā ir kļūda DC? mērķa bibliotēka slow/CSM25. kods: (! rst_n) vienmēr @ (posedge CLK vai negedge rst_n), ja DOUT

 

[leeenghan]

Hi Jinruan, Be pacietību un izsekot, izmantojot loģiku. Abi ir vienādi. Apsveriet rezultāts Synopsys, un apsvērt, ja troksnis == 0 un din == 1, un jūs redzēsiet, cik gudrs Synospsy ir! Starp citu, rīks izmanto skenēšanas FF īstenot loģiku. Tas varētu būt laba ideja, ja vēlaties ievietot skenēt vēlāk, vai dažkārt no SI ceļa laiku var dot pārsteigt (piemēram, ļoti ilgu setup laikā). Regards, Eng Han

 

[jinruan]

bet, kad "din" sasniedz šūnas lēnāk nekā "lv" vai, ja troksnis ir "x" stāvoklī reizēm, dinamisko simulāciju norāda, ka DOUT vienmēr būs "x" stāvoklī.

 

[leeenghan]

Hi Jinruan,>> bet, kad "din" sasniedz šūnas lēnāk nekā "lv" Ja tas tā ir gadījumā jūsu dizains ir darbojas pārāk lēni, lai pulksteni ātrumu. Ir iemesls, kāpēc DC radīt loģiku, ka šī. Visticamāk circuit ir mazāks / ātrāks salīdzinot ar vienu jūs gaidīts.>> kad din ir "x" stāvoklī reizēm Ja jums ir šī problēma, jums ir nepieciešams, lai uzlabotu modeli FF. Ja "en" ir "X", bet gan citas 2 ieejas mux ir gan "0" vai "1", tad produkcija būtu vērtību ievadi. Ir iespējams, lai modelētu šo uzvedību, izmantojot vārtiem (kaut gan es nevaru atcerēties off-roku). Regards, Eng Han

 

[joe2moon]

>> Bet, kad "din" sasniedz šūnas lēnāk nekā "en? Tam nav nozīmes," din "vai" en "signālu sasniegt, pirmkārt, tik ilgi, kamēr viņi abi ir stabili pirms CLK (pulkstenis) pieaug mala. Tātad, ja Jūsu sintēzes met laiku, tad jums nevajadzētu skatīt "x" (nezināms) parādās pie DOUT (produkciju). ------------------------- -------------------------------------------------- ------------>> tur ir tik manā dizains kodu, bet, kad es sintezēt kodu, es uzskatu, rezultāts ir nepareizs. Starp citu, tas varbūt labāk, lai darītu loģiku līdzvērtības pārbaude par instrumentu, nevis darīt to manuāli (Ex. Conformal-LEC vai formalitāte, var izdarīt arī.) Un. darīt STA (statisku laika analīze), lai pārliecinātos, vārtu līmeņa netlist un atbilstošo SDF (standarta kavēšanās formāts) failu atbilst laiku. Visbeidzot, ja joprojām pastāv vārtu līmeņa simulācija pastāv problēmas dizains, tad salīdzināt simulācijas rezultātu (varbūt vilnim) starp "paredzamo" rezultāts, un "nepareizu" viens, lai uzzinātu iemeslu. ----- -------------------------------------------------- --------------------------------- Ceru, ka iepriekš minētā informācija var palīdzēt vairāk vai mazāk.

 

[ManojG]

Hi Eng Han, lūdzu, piedod manu nezināšanu. Man ir viens šaubu par paziņojumu SDFFRX1 (SI (en), SE (DIN), D (1'b0), CK (CLK), RN (rst_n), Q (DOUT)......); == SDFFRX1 (SI (DIN), SE (en), D (1'b0), CK (CLK), RN (rst_n), Q (DOUT)......) Attiecībā uz RTL kad en == 1'b1 DOUT

 

[AH Ling]

vienmēr @ (posedge CLK vai negedge rst_n) if (! rst_n) DOUT

 

[jinruan]

i ir sintezēt kodu ar trim kodēšanas stilu, un konstatēja, ka rezultāts ir tāds pats.

 

[tony_taoyh]

Es domāju, jūs varat mēģināt izmantot: (! Rst_n) / / Synopsys async_set_reset "rst_n" / / Synopsys sync_set_reset "en" vienmēr @ (posedge CLK vai negedge rst_n), ja DOUT

 

[heartfree]

Vai jūs varat ielīmēt uzvedības modeli SDFFRX1 jūsu bibliotēkā? Es pats puzzle ar ManojG