synopsys prgm kļūdu

[triump.ar]

hi, im mēģina modelētu prgrm izmantojot synopsys ... im izmantojot dealy loģika .. wtever ir klāt produkcija būs izejas nākamo reģistra nākamajā pulksteni ....
WTS kļūda im nav geting .... some1 var palīdzēt man .... es vēlos izmantot synopsys instruments šīsbibliotēkas IEEE;
izmantot IEEE.STD_LOGIC_1164.ALL;
izmantot IEEE.STD_LOGIC_ARITH.ALL;
izmantot IEEE.STD_LOGIC_UNSIGNED.ALL;

---- Uncomment šādas bibliotēkas deklarāciju, ja instantiating
---- Jebkuru Xilinx primitīvas, ar šo kodu.
- Bibliotēka UNISIM;
- Izmantot UNISIM.VComponents.all;

vienība filt18 ir
osta
(
clk1: ar std_logic - STD loģika ir jānosaka standarts, kas synthesisble
y2: ar std_logic_vector (12 downto 0) - airthmetic operāciju nevar izdarīt, izmantojot bit vektoru vai citu, std_logic_vector ir nepieciešams
y3: no std_logic_vector (12 downto 0));
beigās filt18;

arhitektūra Uzvedības un filt18 ir

tips data_bus ir masīvs (vesels skaitlis diapazonā <>) un std_logic_vector (12 downto 0);
signāls x_d: data_bus (0-1

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Atdzist" border="0" />

;
sākt

process (clk1, y2) - šis process darīs maiņa
sākt
x_d (0) <= y2;
ja (clk1 = "1" un clk1'event), tad
uz I 1-18 cilpu
x_d (i) <= x_d (i-1);
beigu cilpas;
beidzas, ja;

gala procesa;

y3 <x_d = (1

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Atdzist" border="0" />

;

beigās Uzvedības;

 

[FVM]

Kāpēc nav jums post kļūdas ziņojumu un attiecīgās līnijas kodu?