SYnchronus vai Asynchronus reset dizaina FPGA ierīci?

T

tnguyens

Guest
In FPGA dizains nav DFT / Scan ievietošanas tāpēc es domāju, lai izmantotu sinhrono atiestat visiem FF's.Vai kāds ir redzējis visas problēmas par šo synchronus reset dizaina FPGA ierīcēm?

Paldies

 
jo sinhronais reset derīgs pulkstenis ir jāpiemēro pirms u piemēro reset.

 
Es domāju, ka jums vajadzētu izmantot sinhr.reset.Tāpēc, ka jūsu FPGA dizains strādā ti x MHz, n async.reset var nākt jebkurā laikā, n pārkāpj laiku.

Sakarā ar sync.reset tur paradis būt jebkura laiku pārkāpums ...

 
izmantojot sinhrono ar FPGA ir laba metode,

mēs vienmēr to dara mūsu projektā.

laba vēlējumiem

tnguyens rakstīja:

In FPGA dizains nav DFT / Scan ievietošanas tāpēc es domāju, lai izmantotu sinhrono atiestat visiem FF's.
Vai kāds ir redzējis visas problēmas par šo synchronus reset dizaina FPGA ierīcēm?Paldies
 
Async reset ir delikāta īstenot ticami, un sinhronizācijā reset patērē resursus, tāpēc es gandrīz nekad izmantot ārējos reset manu projektu.FPGA automātiski initializes visi flops laikā konfigurāciju.Es dizaina mana loģika moduļus, lai gadījumā, ja dažu negaidītu izpildes laika sajukums, loģika, dabiski ir atpakaļ normālu darbību (nevis iegūt iestrēdzis nederīgs stāvoklī).

 
echo47 rakstīja:

Async reset ir delikāta īstenot ticami, un sinhronizācijā reset patērē resursus, tāpēc es gandrīz nekad izmantot ārējos reset manu projektu.
FPGA automātiski initializes visi flops laikā konfigurāciju.
Es dizaina mana loģika moduļus, lai gadījumā, ja dažu negaidītu izpildes laika sajukums, loģika, dabiski ir atpakaļ normālu darbību (nevis iegūt iestrēdzis nederīgs stāvoklī).
 
Vislabāk ir izmantot reset ar async asertion un sinhronizācijā izvešana.

 
Jā, es piekrītu, ka FPGA nav nepieciešama reset.jo visi loģika šūnas tiks initilized ar noteikta valsts.

Sync un async ir tā nopelniem un trūkumi.

bet async Atiestata ir apgalvojums async un deassertion sinhronizācija, kā minēts iepriekšējā amatā

 
Izmantot Async reset, bet reset signāla sinhroni radīts.Šī ir diezgan atšķirīga no syncrhonous atiestatīšanas

 
hello bansalr,
var u, izmantojot nelielu skaidrību par "Asynch atiestatīšanas apgalvojums asynch bet deassertion sync ?????

 
Thinkie rakstīja:

Izmantot Async reset, bet reset signāla sinhroni radīts.Šī ir diezgan atšķirīga no syncrhonous atiestatīšanas
 
faktiski deassertion par async reset ir jāsaskaņo wrt uz CLK un ko izmanto, lai izvairītos no pārkāpumiem reset izņemšanas laiku.

 
Piemēram kods:

vienmēr @ (posedge CLK vai negedge Resetn)
sākt
if (! Resetn)
sākt
rstn <= 1'b0;
async_rstn <= 1'b0;
beigas
vēl
sākt
rstn <= 1'b1;
async_rstn <= rstn;
beigas
beigas

Izmantojiet šo aync_rstn lai atjaunotu flops.Piemēram:

vienmēr @ (posedge CLK vai negedge async_rstn)
sākt
if (! async_rstn)
q <= 1'b0;
vēl
q <= d;
beigas

 
s0shinde rakstīja:

Piemēram kods:vienmēr @ (posedge CLK vai negedge Resetn)

sākt

if (! Resetn)

sākt

rstn <= 1'b0;

async_rstn <= 1'b0;

beigas

vēl

sākt

rstn <= 1'b1;

async_rstn <= rstn;

beigas

beigasIzmantojiet šo aync_rstn lai atjaunotu flops.
Piemēram:vienmēr @ (posedge CLK vai negedge async_rstn)

sākt

if (! async_rstn)

q <= 1'b0;

vēl

q <= d;

beigas
 
mana metode aizstāvēt reset asinhroni un deasserting reset sinhroni tas

reģistrā, kas reset signāls, kas nāk no ārpuses .... tagad u vai reģistrēts signālu ieejas pārējo .... labot mani, ja im nepareizi ..

 
Hello vccvnc,
Funkcionalitāte jums ierosināja, ir tas pats kā raktuvē.Pievienots pēc 8 minūtēm:Hello vccvcn,
Vienīgā problēma ar jūsu shēma ir tāda, ka, ja kavēšanās 2 ievadīšana vai vārti ir atšķirīgas, būs daži glitches ražo, kā pret ķēde, kas man bija minēts.Ja ir glitches, kas aynchronous ievades pats, tie būs klāt pie izejas abu mūsu ķēdēm.Nekas pret jūsu shēma, tikai gribēju uzsvērt to, lai jums.

Paldies
s0shinde

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top