sprieguma variācijas

[ramaswami]

hi all,
Man ir arhitektūras un verilog kodi visi bloki, ka arch.
, ja vēlos, lai īstenotu vairāku spriegumu mērogošana techq uz to, kas instruments
ļaus atšķirties VDD, lai uzzinātu, aizkavēšanās ir zemākas vai augstākas VDD

 

[tariq786]

Būs jātaisa HSPICE simulācijas, lai to paveiktu.Jūnijā, ka jums ir nepieciešams, lai pārveidotu savu verilog kontūrā HSPICE formātā, kas varētu būt manual labor.Kad ir veikta tā, tad tās kādu kūka.

 

[mehrdadfeller]

Kas ir jūsu dizains izmērs?
Jūs varat pārveidot savu dizainu pēc sintēze, lai HSPICE netlist automātiski, izmantojot kadence IC6.1.Tiklīdz jūs saņemat netlist, vienkārši mainīt VDD un modelētu to.Ja Jūsu dizains ir vairāk nekā
10000 tranzistori,
tad HSPICE var aizņemt ilgu laiku.

Alternatīvi, jūs varat veikt jaunu bibliotēka sintēzes / karte ar modificētu aizkavēšanās, ko iegūst individuāli imitē šūnas bibliotēkas dažādiem VDDs.Pēdējais risinājums ir mazliet grūtāk.

Mehrdad

 

[ramaswami]

mehrdadfeller wrote:

Kas ir jūsu dizains izmērs?

Jūs varat pārveidot savu dizainu pēc sintēze, lai HSPICE netlist automātiski, izmantojot kadence IC6.1.
Tiklīdz jūs saņemat netlist, vienkārši mainīt VDD un modelētu to.
Ja Jūsu dizains ir vairāk nekā 10000 tranzistori, tad HSPICE var aizņemt ilgu laiku.Alternatīvi, jūs varat veikt jaunu bibliotēka sintēzes / karte ar modificētu aizkavēšanās, ko iegūst individuāli imitē šūnas bibliotēkas dažādiem VDDs.
Pēdējais risinājums ir mazliet grūtāk.Mehrdad