sintēzes Problēma, izmantojot Leonardo

[salamandra]

Hi,
Es esmu students un attīstīta diezgan vienkāršs seriālais interfeiss, izmantojot Verilog.

Tagad es vēlētos apkopot kodu flash to FPGA, bet man nav visu laiku ar kļūdu: "GND neto vada primitīvas vārti (s)", kaut gan tas darbojas diezgan labi simulatora (Modelsim) .
Varbūt jūs varat man palīdzēt atrast kļūdas (es tiešām centos ilgu laiku)

Mans darbs var atrast šeit: http://doorbreak.etowns.net/icd2/verilog.zip

paldies palīdzēt daudz jūsu un varbūt jūs varat man pateikt, ko vēl es varētu darīt labāks veids

salamandra

 

[khorram]

Kas vdirect_transceiver.v līnijas 60, jums vajadzētu piešķirt "0" līdz "next_bit_counter" nav "bit_counter".Es domāju, ka "byte_to_transceiver" ievade netiek izmantota, to sintēze rīks savieno to GND.

Sveicieni,
KH