sintēze jautājums

[feel_on_on]

kad es sintēze dizainu ar Design kompilatoru, ja projektēšanas darbu ar 62,5 MHz, man vajadzēja create_clock perioda 16ns?vai es būtu create_clock perioda īsākā nekā 16ns?Ir jāsaglabā izliekumu uz darba frekvenci?

 

[hunter694]

Vispār, labāk ir dot stingrāku restrictrictions lai instruments nekā jums tiešām ir nepieciešams.

Tas palīdz padarīt sintēze rīks aktīvāk ziņā atbilst laika ierobežojumiem, kā arī sniedz jums sava veida tehnoloģijas norma (ja jūsu freq. Ir 62,5 MHz, jums dont nepieciešams dizains, ka nevar braukt ar ātrumu 62,6 MHz!).

Tomēr, 60MHz ir diezgan augstas frekvences to nedod pārāk grūts pulksteni ierobežojums vai instruments varētu nebūt spējīgi tuvinās risinājumu.

 

[barkha]

Čau,

Parasti mēs veicam 10-15% robežu.Ja pieņemsim, ka dizains jāstrādā 62,5 MHz, būs labāk, ja jūs sintezēt ar 72,5 MHz.

 

[r63511]

Nu, tas atkarīgs no bibliotēkas jūs izmantojat.Ja Jūs lietojat 180nm, 60MHz varētu būt grūts freq, bet jūs izmantojat 130nm, 90nm vai mazāks, jums var noteikt stingrākus ierobežojumus.Faktiskais ierobežojums ir atkarīgs arī pulksteni nedrošība, latency, šūnu kavēšanās, utt, ka jūsu grupa var izpildīt.

 

[sree205]

Vai ir kādi ierobežojumi jomā?kad es sintezētas izmantojot DC, I did 'set_max_area ", kas ir 0.

pēc I got platība ziņojumu, kurā teikts, ka ierobežojums tiek pārkāptas tik daudz platības, i deva, ka max_area ir atjaunota ierobežojums.

Tas ir, kā tas būtu jādara?iteratīvi?

 

[rameshsuthapalli]

Hi All,

dizains operāciju biežums ir atkarīgs no summas sarežģījumiem, kas atrodas konstrukcijas un tikai tad tas ir atkarīgs technology.but no sintēzes viedokļa ir labāk, lai ir 15% margen uz pulksteni, jo labs dizains vajadzētu būt ve izliekumu, kad tā darbojas pie nominālā speed.which likvidētu vēlākajos posmos problēmas.

sveicieni,
ramesh.s

 

[michael_chen]

Es domāju, ka jums vajadzētu laiku create_clock mazāks par 16N sekundē.Jo pēc DC, P & R un CTS un citiem dizaina plūsmas pievienot mazliet kavēšanās.